\section{绪论}
\subsection{数字集成电路设计概览}
设计质量的评价指标
\begin{enum}
    \item 可测试性 Testability
    \item 可制造型与成品率 Manufacturability and Yield
    \item 可靠性 Reliability
    \item 技术升级能力 Updateability
    \item Others: Speed, Power dissipation
\end{enum}

集成电路的成本
\begin{enum}
    \item 固定成本（非重复性成本，NRE）\\
          设计及设计工具成本，掩模版制造成本，其它生产销售中的一次性成本
    \item 可变成本（重复性成本）\\
          芯片制造封装与测试成本
\end{enum}

\subsection{半导体器件基础}

\subsubsection{二极管}
二极管在数字IC中的主要作用：反偏隔离（寄生）、静电放电（ESD）保护

二极管的静态电流电压关系如下，其中$I_{\rm S}$为反向饱和电流，$V_{\rm D}$为外加偏压，$n$ 为发射系数
$$
I_{\rm D} = I_{\rm S} \left[\exp\left(\frac{qV_{\rm D}}{nkT}\right)-1\right]
$$

二极管的单位面积结电容随偏压的变化关系如下，其中 $\phi_0$ 为pn结内建电势\\
$m$ 的值与杂质分布有关，最大取 $0.5$ （突变结），最小取$0.33$（线性结）
$$
C_{\rm j} = \frac{C_{\rm j0}}{(1-V_{\rm D}/\phi_0)^m}
$$


\subsubsection{MOS晶体管}

MOSFET常用电路符号如图 \ref{fig:MOSFET常用电路符号} 所示
\begin{figure}[htpb]
    \centering
    \begin{subfigure}[b]{0.48\textwidth}
        \begin{center}
        \begin{circuitikz}
            \renewcommand{\myvarx}{2.5}
            \draw (2*\myvarx,-0) node[nmos] (nmos3)  {} (nmos3.G) node[left]{G} (nmos3.D) node[above]{D} (nmos3.S) node[below]{S};
            \ctikzset{tripoles/mos style/arrows}
            \draw (1*\myvarx,-0) node[nmos] (nmos2)  {} (nmos2.G) node[left]{G} (nmos2.D) node[above]{D} (nmos2.S) node[below]{S};
            \draw (0*\myvarx,-0) node[nfetd] (nmos1) {} (nmos1.G) node[left]{G} (nmos1.D) node[above]{D} (nmos1.S) node[below]{S} 
                                                        (nmos1.B) node[right]{B};
        \end{circuitikz}
        \end{center}
        \caption{NMOS常用符号}
        \label{fig:NMOS常用符号}
    \end{subfigure}
    \hfill 
    \begin{subfigure}[b]{0.48\textwidth}
        \begin{center}
        \begin{circuitikz}
            \renewcommand{\myvarx}{2.5}
            \ctikzset{tripoles/pmos style/emptycircle}
            \draw (2*\myvarx,-0) node[pmos] (pmos3)  {} (pmos3.G) node[left]{G} (pmos3.D) node[below]{D} (pmos3.S) node[above]{S};
            \ctikzset{tripoles/mos style/arrows}
            \ctikzset{tripoles/pmos style/nocircle}
            \draw (1*\myvarx,-0) node[pmos] (pmos2)  {} (pmos2.G) node[left]{G} (pmos2.D) node[below]{D} (pmos2.S) node[above]{S};
            \draw (0*\myvarx,-0) node[pfetd] (pmos1) {} (pmos1.G) node[left]{G} (pmos1.D) node[below]{D} (pmos1.S) node[above]{S}
                                                        (pmos1.B) node[right]{B};
        \end{circuitikz}
        \end{center}
        \caption{PMOS常用符号}
        \label{fig:PMOS常用符号}
    \end{subfigure}
    \caption{MOSFET常用电路符号}
    \label{fig:MOSFET常用电路符号}
\end{figure}

\begin{quote}
对于数字集成电路，默认来说NMOS的衬底接GND，PMOS的衬底接VDD
\end{quote}

\paragraph{MOSFET常用公式}
MOSFET的阈值电压如下，其中$\gamma$为体效应因子（NMOS取正，PMOS取负）\\
$\phi_{\rm F}$为费米能级（NMOS为负值，PMOS为正值）
\begin{align*}
&V_{\rm T} = V_{\rm T0} + \gamma\left(\sqrt{|-2\varphi_{\rm F}+V_{\rm SB}|} - \sqrt{|-2\varphi_{\rm F}|}\right) &
&\gamma = \pm \frac{\sqrt{2qN_{\rm A}\varepsilon_{\rm Si}}}{C_{\rm ox}}
\end{align*}

长沟道MOSFET直流I-V公式，其中：\\
$k'$ 为工艺跨导参数，$k'=\mu_nC_{\rm ox}$ 或 $k'=\mu_pC_{\rm ox}$，$k'W/L$ 合称增益因子\\
$\lambda$ 为沟道长度调制系数
$$
\text{\color{blue}NMOS}\qquad 
I_{\rm D} = \left\{
\begin{aligned}
    &0, & 0 < V_{\rm GS} < V_{\rm T} 
    \qquad \text{\color{blue}截止区}\\
    &k'\frac{W}{L} \left[(V_{\rm GS}-V_{\rm T})V_{\rm DS} - \frac{V_{\rm DS}^2}{2}\right],  
    &V_{\rm DS} < V_{\rm GS} - V_{\rm T},\; V_{\rm GS} > V_{\rm T} > 0
    \qquad \text{\color{blue}线性区}\\
    &\frac{k'}{2}\frac{W}{L}(V_{\rm GS}-V_{\rm T})^2 \cdot (1+\lambda V_{\rm DS}),
    &V_{\rm DS} > V_{\rm GS} - V_{\rm T},\; V_{\rm GS} > V_{\rm T} > 0
    \qquad \text{\color{blue}饱和区}\\
\end{aligned}
\right.
$$
$$
\text{\color{blue}PMOS}\qquad 
I_{\rm D} = \left\{
\begin{aligned}
    &0, & 0 > V_{\rm GS} > V_{\rm T} 
    \qquad \text{\color{blue}截止区}\\
    &k'\frac{W}{L} \left[(V_{\rm GS}-V_{\rm T})V_{\rm DS} - \frac{V_{\rm DS}^2}{2}\right],  
    &V_{\rm DS} > V_{\rm GS} - V_{\rm T},\; V_{\rm GS} < V_{\rm T} < 0
    \qquad \text{\color{blue}线性区}\\
    &\frac{k'}{2}\frac{W}{L}(V_{\rm GS}-V_{\rm T})^2 \cdot (1+\lambda V_{\rm DS}),
    &V_{\rm DS} < V_{\rm GS} - V_{\rm T},\; V_{\rm GS} < V_{\rm T} < 0
    \qquad \text{\color{blue}饱和区}\\
\end{aligned}
\right.
$$

\begin{quote}
    NMOS阈值电压 $V_{\rm T}>0$ ，PMOS阈值电压 $V_{\rm T}<0$\\
    两者均是与 $V_{\rm GS}$ 相比较
\end{quote}

短沟道器件由于速度饱和效应而有不同的特性
\begin{enum}
    \item 器件更早进入饱和区
    \item 相同 $W/L, V_{\rm GS}, V_{\rm DS}$ 时有效电流大大减小 
\end{enum}

短沟道NMOS晶体管直流I-V公式
$$
I_{\rm D} = \left\{
\begin{aligned}
    &\text{亚阈值电流}\approx 0, & 0 < V_{\rm GS} < V_{\rm T}
    \qquad \text{\color{blue}截止区}\\
    &\frac{\mu_nC_{\rm ox}}{2} \frac{W}{L} \frac{1}{1+\frac{V_{\rm DS}}{E_{\rm c}L}} \cdot 
      \Big[2(V_{\rm GS}-V_{\rm T}) V_{\rm DS} - V_{\rm DS}^2\Big],
    & V_{\rm DS} < \frac{(V_{\rm GS}-V_{\rm T}) \cdot E_{\rm c}L}{(V_{\rm GS} - V_{\rm T}) + E_{\rm c}L},\;
      V_{\rm GS} > V_{\rm T} > 0
    \qquad \text{\color{blue}线性区}\\
    & \frac{\mu_{\rm eff}C_{\rm ox}}{2} \frac{W}{L} \frac{1}{1+\frac{(V_{\rm GS}-V_{\rm T})}{E_{\rm c}L}}
     (V_{\rm GS}-V_{\rm T})^2 (1+\lambda V_{\rm DS}),
    & V_{\rm DS} \ge \frac{(V_{\rm GS}-V_{\rm T}) \cdot E_{\rm c}L}{(V_{\rm GS} - V_{\rm T}) + E_{\rm c}L},\;
      V_{\rm GS} > V_{\rm T} > 0
    \qquad \text{\color{blue}饱和区}\\
    &= W v_{\mathrm{sat},n} C_{\rm ox} \cdot \frac{(V_{\rm GS}-V_{\rm T})^2}{(V_{\rm GS}-V_{\rm T})+E_{\rm c}L}
    \cdot(1+\lambda V_{\rm DS})
\end{aligned}
\right.
$$

短沟道PMOS晶体管直流I-V公式
$$
I_{\rm D} = \left\{
\begin{aligned}
    &\text{亚阈值电流}\approx 0, &  0 > V_{\rm GS} > V_{\rm T}
    \qquad \text{\color{blue}截止区}\\
    &\frac{\mu_pC_{\rm ox}}{2} \frac{W}{L} \frac{1}{1+\frac{V_{\rm SD}}{E_{\rm c}L}} \cdot 
      \Big[2\big(V_{\rm SG}-|V_{\rm T}|\big) V_{\rm SD} - V_{\rm SD}^2\Big],
    & V_{\rm SD} < \frac{(V_{\rm SG}-|V_{\rm T}|) \cdot E_{\rm c}L}{(V_{\rm SG} - |V_{\rm T}|) + E_{\rm c}L},\;
      V_{\rm GS} > V_{\rm T} > 0
    \qquad \text{\color{blue}线性区}\\
    & \frac{\mu_{p}C_{\rm ox}}{2} \frac{W}{L} \frac{1}{1+\frac{(V_{\rm SG}-|V_{\rm T}|)}{E_{\rm c}L}} 
     (V_{\rm SG}-|V_{\rm T}|)^2(1+\lambda V_{\rm SD}),
    & V_{\rm SD} \ge \frac{(V_{\rm SG}-|V_{\rm T}|) \cdot E_{\rm c}L}{(V_{\rm SG} - |V_{\rm T}|) + E_{\rm c}L},\;
      V_{\rm GS} > V_{\rm T} > 0
    \qquad \text{\color{blue}饱和区}\\
    &= W v_{\mathrm{sat},p} C_{\rm ox} \cdot \frac{(V_{\rm SG}-|V_{\rm T}|)^2}{(V_{\rm SG}-|V_{\rm T}|)+E_{\rm c}L}
    \cdot(1+\lambda V_{\rm SD})
\end{aligned}
\right.
$$

上两式中 $E_{\rm c}$ 为速度饱和时沟道水平方向的电场强度

\paragraph{MOSFET作为开关}
MOSFET用作开关的等效电路如图 \ref{fig:MOSFET用作开关的等效电路} 所示，其中 $R_{\rm on}$ 与$V_{\rm DD}$有关，且为非线性关系\\
数字集成电路中常用平均值近似计算
\begin{enum}
\item $R_{\rm on}$ 与 $V_{\rm DD}$ 类似反比关系
\item 当 $V_{\rm DD} \gg V_{\rm T} + V_{\rm Dsat}/2$ 时 $R_{\rm on}$ 基本与 $V_{\rm DD}$ 无关
\item 当 $V_{\rm DD} < V_{\rm T}$ 趋于零时，$R_{\rm on}$ 急剧增大
\end{enum}

\begin{figure}[htpb]
    \centering
    \begin{circuitikz}
        \draw (0,0) node[left] {S} to[short, o-] ++(1, 0) 
        to[switch] coordinate(SW) ++(1,0) to[vR=$R_{\rm on}$, -o] ++(3,0) node[right]{D};
        \draw (SW) node[yshift=0.7cm, xshift=-0.4cm] {$|V_{\rm GS}| > |V_{\rm T}|$};
    \end{circuitikz}
    \caption{MOSFET用作开关的等效电路}
    \label{fig:MOSFET用作开关的等效电路}
\end{figure}

\paragraph{MOSFET动态特性与寄生电容}
MOSFET中主要有三类电容
\begin{enum}
\item 栅电容：栅与其它三端的场效应引起 $C_{\rm GCS}, C_{\rm GCD}, C_{\rm GCB}$
\item 交叠电容：栅与源漏交叠引起 $C_{\rm GSO}, C_{\rm GDO}$
\item 源漏结的扩散电容：源漏二极管与体之间的电容 $C_{\rm SB} = C_{\rm Sdiff}, C_{\rm DB} = C_{\rm Ddiff}$
\end{enum}

MOS中与栅极有关的电容如表 \ref{tab:MOS中与栅极有关的电容值} 所示
\begin{table}[htpb]
    \centering
    \caption{MOS中与栅极有关的电容值}
    \label{tab:MOS中与栅极有关的电容值}
    \begin{tabular}{c|cccc|c|c}
        \toprule
        & \multicolumn{4}{c|}{栅电容} & 交叠电容 & 栅极电容 \\
        & $C_{\rm GCB}$ & $C_{\rm GCS}$ & $C_{\rm GCD}$ & $C_{\rm GC}$ & $C_{\rm GO}$ & $C_{\rm G}$ \\
        \hline
        截止区 & $C_{\rm ox}WL$ & 0 & 0 & $C_{\rm ox}WL$ & \multirow{3}{*}{$2C_{\rm O}W$} & $C_{\rm ox}WL+2C_{\rm O}W$ \\ 
        线性区 & 0 & $C_{\rm ox}WL/2$ & $C_{\rm ox}WL/2$ & $C_{\rm ox}WL$ & & $C_{\rm ox}WL+2C_{\rm O}W$ \\ 
        饱和区 & 0 & $(2/3)C_{\rm ox}WL$ & 0 & $(2/3)C_{\rm ox}WL$ & & $(2/3)C_{\rm ox}WL+2C_{\rm O}W$ \\ 
        \bottomrule
    \end{tabular}
\end{table}

MOS中的源漏扩散电容计算方法（单侧）如图 \ref{fig:MOS扩散电容的计算} 所示，由一个底板三个侧壁组成
$$
C_{\rm diff} = C_{\rm j} L_{\rm S} W + C_{\rm jsw}(2L_{\rm S} + W)
$$
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/MOS扩散电容的计算.png}
    \caption{MOS扩散电容的计算}
    \label{fig:MOS扩散电容的计算}
\end{figure}

\paragraph{短沟道时各参数变化}
短沟道时的阈值电压变化
\begin{enum}
    \item 漏致势垒降低效应：短沟道时，$V_{\rm T}$ 随 $V_{\rm DS}$ 的升高而降低
    \item 短沟道效应：L很小时，漏源耗尽区不能忽略，使栅电压很小时沟道也会反型，因此 $V_{\rm T}$ 随 $L$ 减小而减小
    \item 窄沟道效应：W很小时，栅电压要维持场氧区额外的耗尽电荷，使阈值电压升高
\end{enum}

\begin{quote}
    对于 $L$ 与 $W$ 都较小的器件，短沟道效应与窄沟道效应在一定程度上相互抵消
\end{quote}

热载流子效应：一定电压下短沟道中电场强，产生热载流子并进入栅氧中，使阈值电压升高，造成可靠性问题\\
可采取LDD工艺或降低电源电压来缓解此问题

亚阈值电流：$I_{\rm D} \propto I_0 \exp(qV_{\rm GS}/nkT)$，其中 $n$ 为经验参数\\
亚阈值摆幅：$S=nkT/q \cdot \ln10$ 表示亚阈值下使电流减小一个数量级所需 $\Delta V_{\rm GS}$

\begin{quote}
    亚阈值摆幅的单位：$\rm mV/dec$，$S$越小则器件越容易关断
\end{quote}

\section{数字反相器}
\subsection{反相器特性}

实际反相器的电压传输特性（VTC）如图 \ref{fig:反相器的电压传输特性曲线} 所示
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/反相器的电压传输特性曲线.png}
    \caption{反相器的电压传输特性曲线}
    \label{fig:反相器的电压传输特性曲线}
\end{figure}

常用的临界电压值：
\begin{enum}
\item $V_{\rm OH}$ 输出电平为逻辑1时的最大输出电压
\item $V_{\rm OL}$ 输出电平为逻辑0时的最小输出电压
\item $V_{\rm IH}$ 被解释为逻辑1的最小输入电压，在电压传输特性曲线上的斜率为$-1$
\item $V_{\rm IL}$ 被解释为逻辑0的最大输入电压，在电压传输特性曲线上的斜率为$-1$
\item $V_{\rm th}$ 电压传输特性曲线上 $V_{\rm in} = V_{\rm out}$ 的值
\end{enum}

噪声容限如图 \ref{fig:噪声容限} 所示
\begin{enum}
\item 低信号噪声容限 $N\!M_{\rm L} = V_{\rm IL} - V_{\rm OL}$
\item 高信号噪声容限 $N\!M_{\rm H} = V_{\rm OH} - V_{\rm IH}$
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/噪声容限.png}
    \caption{噪声容限}
    \label{fig:噪声容限}
\end{figure}

芯片功率的限制因素：结温 $T_{\rm j} = T_{\rm a} + \theta P$\\
其中 $T_{\rm j}$ 为结温，$T_{\rm a}$ 为环境温度，$\theta$ 为热阻，$P$ 为功耗

\subsection{电阻负载型反相器}
电阻负载型反相器的基本结构如图 \ref{fig:电阻负载型反相器基本结构与传输特性} 所示，假定负载电阻为 $R_{\rm L}$
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.3\textwidth]{figures/电阻负载型反相器.png}
    \qquad
    \includegraphics[width=0.5\textwidth]{figures/电阻负载型反相器的电压传输特性.png}
    \caption{电阻负载型反相器基本结构与传输特性}
    \label{fig:电阻负载型反相器基本结构与传输特性}
\end{figure}

\subsubsection{临界电压求解}
\paragraph{求解$V_{\rm OH}$}
当驱动管截止时输出最高电压 $V_{\rm OH} = V_{\rm DD}$ 

\paragraph{求解$V_{\rm OL}$}
当输入取最高 $V_{\rm in} = V_{\rm DD}$ 时输出最小，此时驱动管 $V_{\rm DS}$ 较小，处于线性区\\
$$
I_{\rm D} = \frac{k_n}{2} {\color{blue}\frac{1}{1+V_{\rm OL}/E_{\rm c}L}} \big[2(V_{\rm in} - V_{\rm T})V_{\rm OL} - V_{\rm OL}^2\big]
\approx \frac{k_n}{2}  \big[2(V_{\rm in} - V_{\rm T})V_{\rm OL} - V_{\rm OL}^2\big]
$$
其中{\color{blue}第二项}较小，可以忽略

又有 
$$
\frac{V_{\rm DD} - V_{\rm OL}}{R_{\rm L}} = I_{\rm D} = 
\frac{k_n}{2}  \big[2(V_{\rm in} - V_{\rm T})V_{\rm OL} - V_{\rm OL}^2\big]
$$
解一元二次方程可得 $V_{\rm OL}$
$$
V_{\rm OL}=V_{\rm D D}-V_{\rm T}+\frac{1}{k_n R_{\rm L}}
-\sqrt{\left(V_{\rm DD}-V_{\rm T}+\frac{1}{k_n R_{\rm L}}\right)^2-\frac{2 V_{\rm DD}}{k_n R_{\rm L}}}
$$

\paragraph{求解$V_{\rm IL}$}
$V_{\rm in} = V_{\rm IL}$ 时驱动管处于饱和区，且 $\d V_{\rm out}/ \d V_{\rm in} = -1$
$$
\frac{V_{\rm DD} - V_{\rm out}}{R_{\rm L}} = I_{\rm D} = \frac{k_n}{2} (V_{\rm in} - V_{\rm T})^2
$$
两侧对 $V_{\rm in}$ 取微分
$$
\left\{
\begin{aligned}
    &-\frac{1}{R_{\rm L}} \frac{\d V_{\rm out}}{\d V_{\rm in}} = k_n (V_{\rm in} - V_{\rm T}) \\
    &V_{\rm in} = V_{\rm IL}
\end{aligned}
\right.
\qquad\Longrightarrow\qquad 
V_{\rm IL} = V_{\rm T} + \frac{1}{k_nR_{\rm L}}
$$

\paragraph{求解$V_{\rm IH}$}
$V_{\rm in} = V_{\rm IL}$ 时驱动管处于线性区，且 $\d V_{\rm out}/ \d V_{\rm in} = -1$
$$
\frac{V_{\rm DD} - V_{\rm out}}{R_{\rm L}} = I_{\rm D} = \frac{k_n}{2} \big[2(V_{\rm in} - V_{\rm T})V_{\rm out} - V_{\rm out}^2\big] 
$$
上式两侧对 $V_{\rm in}$ 求导，并将已知条件代入
$$
\left\{
\begin{aligned}
    &\frac{1}{R_{\rm L}} = k_n (-V_{\rm in} + V_{\rm T} + 2 V_{\rm out}) \\
    &V_{\rm in} = V_{\rm IH}
\end{aligned}
\right.
\qquad\Longrightarrow\qquad 
V_{\rm IH} = V_{\rm T} + 2V_{\rm out} + \frac{1}{k_nR_{\rm L}}
$$
将结果代回原式可得
$$
\left\{
\begin{aligned}
    &V_{\rm IH} = V_{\rm T} + 2V_{\rm out} + \frac{1}{k_nR_{\rm L}}\\
    &\frac{V_{\rm DD} - V_{\rm out}}{R_{\rm L}} = \frac{k_n}{2} \big[2(V_{\rm in} - V_{\rm T})V_{\rm out} - V_{\rm out}^2\big] 
\end{aligned}
\right.
\qquad\Longrightarrow\qquad 
\left\{
\begin{aligned}
    &V_{\rm out,IH} = \sqrt{\frac{2}{3} \frac{V_{\rm DD}}{k_nR_{\rm L}}} \\ 
    &V_{\rm IH} = V_{\rm T} + \sqrt{\frac{2}{3} \frac{V_{\rm DD}}{k_nR_{\rm L}}} - \frac{1}{k_nR_{\rm L}}
\end{aligned}
\right.
$$

\paragraph{求解$V_{\rm th}$}
$V_{\rm in} = V_{\rm out} = V_{\rm th}$ 时 $V_{\rm DS} = V_{\rm GS} = V_{\rm th} > V_{\rm GS} - V_{\rm T}$ 驱动管处于饱和区
$$
\frac{V_{\rm DD} - V_{\rm th}}{R_{\rm L}} = \frac{k_n}{2} (V_{\rm th} - V_{\rm T})^2
\qquad\Longrightarrow\qquad 
V_{\rm th}=V_{\rm T}-\frac{1}{k_n R_{\rm L}}+\sqrt{\left(V_{\rm T}-\frac{1}{k_n R_{\rm L}}\right)^2
+\frac{2 V_{\rm DD}}{k_n R_{\rm L}}-V_{\rm T}^2}
$$
求解一元二次方程可得 $V_{\rm th}$

\subsubsection{特性总结}
当 $k_nR_{\rm L} \to +\infty$ 时静态电压传输特性接近于理想反相器，噪声容限较大，但其 $V_{\rm th} = V_{\rm T} \ne V_{\rm DD} / 2$
\begin{enum}
\item 若 $R_{\rm L}$ 增大则静态功耗减小，动态性能降低，版图面积增大
\item 若 $k_{\rm n}$ 增大则静态功耗增大，动态性能提高
\end{enum}

静态平均功耗计算：
$$
\begin{aligned}
    \overline P_{\rm static} &= \frac{V_{\rm DD}}{2} \big[I_{\rm D}(V_{\rm in} = 0) + I_{\rm D}(V_{\rm in} = V_{\rm DD})\big] \\ 
                             &= \frac{V_{\rm DD}}{2} \left(0 + \frac{V_{\rm DD} - V_{\rm OL}}{R_{\rm L}}\right) 
\end{aligned}
$$



\subsection{增强型NMOS负载反相器}

两种增强型NMOS负载反相器如图 \ref{fig:两种增强型NMOS负载反相器} 所示
\begin{figure}[htpb]
    \centering
    \begin{subfigure}[b]{0.4\textwidth}
        \centering
        \includegraphics[width=\textwidth]{figures/饱和增强型NMOS负载反相器.png}
    \caption{饱和增强型NMOS负载反相器}
    \label{fig:饱和增强型NMOS负载反相器}
    \end{subfigure}
    \hfill
    \begin{subfigure}[b]{0.4\textwidth}
        \centering
        \includegraphics[width=\textwidth]{figures/线性增强型NMOS负载反相器.png}
    \caption{线性增强型NMOS负载反相器}
    \label{fig:线性增强型NMOS负载反相器}
    \end{subfigure}
    \caption{两种增强型NMOS负载反相器}
    \label{fig:两种增强型NMOS负载反相器}
\end{figure}


饱和增强型：$V_{\rm out}$ 较高时上方 NMOS截止，无法充分上拉：$V_{\rm OH} = V_{\rm DD} - V_{\rm T} < V_{\rm DD}$\\
线性增强型：$V_{\rm OH} = V_{\rm DD}$ 但需要引入新电源 $V_{\rm GG}$\\
耗尽型：将上方NMOS换成耗尽型，则 $V_{\rm out}=V_{\rm DD}$ 时仍然导通，可以充分上拉，但工艺复杂

\subsection{伪NMOS反相器}
将PMOS作为负载器件，PMOS栅极接地始终导通\\
伪NMOS反相器具有如下优势：
\begin{enum}
    \item 陡峭的电压传输特性过渡、更好的噪声容限
    \item 单电源供电
    \item 较小的版图面积
\end{enum}

\subsubsection{临界电压求解}

\paragraph{求解 $V_{\rm OH}$}
$V_{\rm in} < V_{\rm T}$ 驱动管截止，PMOS导通但无电流，因此 $V_{\rm out} = V_{\rm DD}$

\paragraph{求解 $V_{\rm OL}$}
$V_{\rm in} = V_{\rm DD}$ 驱动管线性导通，PMOS饱和导通
$$
\frac{k_n}{2} \big[2(V_{\rm DD} - V_{\rm T})V_{\rm OL} - V_{\rm OL}^2\big] {\color{blue}\frac{1}{1+V_{\rm OL}/(E_{\mathrm cn}L_n)}}
= \frac{k_p}{2} (V_{\rm DD}-|V_{\mathrm Tp}|)^2 \frac{1}{1 + (V_{\rm DD}-|V_{\mathrm Tp}|)/E_{\mathrm cp}L_p}
$$
由于 $V_{\rm OL}$ 很小，上式中NMOS侧短沟道{\color{blue}修正项}被忽略\\
解此一元二次方程可得 $V_{\rm OL}$

\begin{quote}
    当 $k_n$ 增大时NMOS电阻减小，可使得 $V_{\rm OL}$ 更小
\end{quote}

\paragraph{求解 $V_{\rm IL}$}
$V_{\rm in} = V_{\rm IL}$ 时NMOS饱和导通，PMOS线性导通，$\d V_{\rm out} / \d V_{\rm in} = -1$
$$
\frac{k_n}{2} (V_{\rm IL} - V_{\mathrm Tn})^2 {\color{blue}\frac{1}{1 + \frac{V_{\rm IL} - V_{\mathrm Tn}}{E_{\mathrm cn}L_n}}}
= \frac{k_p}{2}\Big[ 2(V_{\rm DD} - |V_{\mathrm Tp}|)(V_{\rm DD}-V_{\rm out}) -(V_{\rm DD}-V_{\rm out})^2 \Big]
{\color{blue} \frac{1}{1+\frac{V_{\rm DD} - V_{\rm out}}{E_{\mathrm cp} L_p} }}
$$
其中蓝色项被忽略\\
上式对 $V_{\rm in} = V_{\rm IL}$ 求导，并将已知条件代入
$$
k_n(V_{\rm IL} - V_{\mathrm Tn}) = k_p \Big[ (V_{\rm DD} - |V_{\mathrm Tp}|) - (V_{\rm DD} - V_{\rm out}) \Big]
\qquad\Longrightarrow\qquad 
V_{\rm IL}= V_{\mathrm Tn} + \frac{k_p}{k_n} (V_{\rm out} - |V_{\mathrm Tp}|)
$$
将上式与原始联立求解即可得到 $V_{\rm IL}$

\paragraph{求解 $V_{\rm IH}$}
$V_{\rm in} = V_{\rm IH}$时 NMOS线性导通，PMOS饱和导通，$\d V_{\rm out} / \d V_{\rm in} = -1$
$$
\frac{k_n}{2} \big[2(V_{\rm IH} - V_{\mathrm Tn})V_{\rm out} - V_{\rm out}^2\big]
{\color{blue}\frac{1}{1+\frac{V_{\rm out}}{E_{\mathrm cn}L_n}}}
= \frac{k_p}{2} (V_{\rm DD} - |V_{\mathrm Tp}|)^2 
{\color{blue}\frac{1}{1 + \frac{V_{\rm DD} - | V_{\mathrm Tp}|}{E_{\mathrm cp}L_p}}}
$$
其中蓝色项被忽略\\
上式两侧对 $V_{\rm in} = V_{\rm IH}$ 求导，并将已知条件代入
$$
k_n(-V_{\rm IH} + V_{\mathrm Tn} + 2V_{\rm out} ) = 0
\qquad\Longrightarrow\qquad 
V_{\rm IH}  = V_{\mathrm Tn} + 2V_{\rm out}
$$
将上式代入原式即可得到 $V_{\rm IH}$

\subsubsection{特性总结}
伪NMOS反相器的电压传输特性曲线如图 \ref{fig:伪NMOS反相器电压传输特性} 所示，其中：
$$
k_R = \frac{k_n}{k_p}
$$
$k_{R}$越大则电压传输特性的过渡区越陡峭，噪声容限越大，$V_{\rm OL}$ 越小

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/伪NMOS反相器电压传输特性.png}
    \caption{伪NMOS反相器电压传输特性}
    \label{fig:伪NMOS反相器电压传输特性}
\end{figure}

\subsection{CMOS反相器}
CMOS反相器结构如图 
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.35\textwidth]{figures/CMOS反相器.png}
    \caption{CMOS反相器}
    \label{fig:CMOS反相器}
\end{figure}

\subsubsection{临界电压求解}
显然有 $V_{\rm OH} = V_{\rm DD},\; V_{\rm OL} = 0$

\paragraph{求解 $V_{\rm IL}$}
$V_{\rm in} = V_{\rm IL}$ 时PMOS处于线性区，NMOS处于饱和区
$$
\frac{k_n}{2} (V_{\rm IL} - V_{\mathrm Tn})^2 
{\color{blue}\frac{1}{ 1 + \frac{V_{\rm IL} - V_{\mathrm Tn}}{E_{\mathrm cn} L_n}}}
= \frac{k_p}{2} \Big[ 2(V_{\rm DD} - V_{\rm IL} - |V_{\mathrm Tp}|)(V_{\rm DD}-V_{\rm out}) - (V_{\rm DD} - V_{\rm out})^2 \Big]
{\color{blue}\frac{1}{1 + \frac{V_{\rm DD} - V_{\rm out}}{ E_{\mathrm cp}Lp } }}
$$
忽略蓝色项，两侧对 $V_{\rm in} = V_{\rm IL}$ 微分，代入已知条件
$$
k_n (V_{\rm IL} - V_{\mathrm Tn}) = k_p \Big[(V_{\rm DD} - V_{\rm IL} - |V_{\mathrm Tp}|) - 2(V_{\rm DD} - V_{\rm out}) \Big]
\qquad\Longrightarrow\qquad 
V_{\rm IL} = \frac{2V_{\rm out} - V_{\rm DD} - |V_{\mathrm Tp}| + (k_n/k_p)V_{\mathrm Tn}}{1 + k_n/k_p}
$$
代回原式可解得 $V_{\rm IL}$

\paragraph{求解 $V_{\rm IH}$}
$V_{\rm in} = V_{\rm IH}$ 时NMOS线性导通，PMOS饱和导通
$$
\frac{k_n}{2} \Big[2(V_{\rm in} - V_{\mathrm Tn})V_{\rm out} - V_{\rm out}^2\Big] 
{\color{blue}\frac{1}{ 1 + \frac{V_{\rm out}}{E_{\mathrm cn}L_n} }}
= \frac{k_p}{2} (V_{\rm DD} - V_{\rm in} - | V_{\mathrm Tp}| )^2 
{\color{blue}\frac{1}{1 + \frac{(V_{\rm DD} - V_{\rm in} - | V_{\mathrm Tp}| )}{E_{\mathrm Tp}L_p}}}
$$
忽略蓝色项，两侧对 $V_{\rm in} = V_{\rm IH}$ 求导，并将已知条件代入可得：
$$
k_n( -V_{\rm IH} + V_{\mathrm Tn} + 2V_{\rm out} ) 
 = -k_p(V_{\rm DD} - V_{\rm IH} - | V_{\mathrm Tp}| )
\qquad\Longrightarrow\qquad 
V_{\rm IH} = \frac{V_{\rm DD} + V_{\mathrm Tp} + (k_n/k_p)(2V_{\rm out} + V_{\mathrm Tn})}{1 + k_n/k_p}
$$

\paragraph{求解 $V_{\rm th}$}
$V_{\rm in} = V_{\rm out} = V_{\rm th}$ 时NMOS与PMOS均饱和导通 

若以长沟道器件计算
$$
\frac{k_n}{2} (V_{\rm th} - V_{\mathrm Tn})^2
=\frac{k_p}{2} \big(V_{\rm DD} - V_{\rm th} - |V_{\mathrm Tp}|\big)^2
\qquad\Longrightarrow\qquad 
V_{\rm th} = \frac{V_{\mathrm Tn} + \sqrt{1/k_{\mathrm R}} (V_{\rm DD} - |V_{\mathrm Tp}|)}{1 + \sqrt{1/k_{\rm R}}}
$$

若以短沟道器件计算
$$
W_n v_{\mathrm {sat},n} C_{\rm ox} \frac{(V_{\rm th} - V_{\mathrm Tn})^2}{{\color{blue}(V_{\rm th} - V_{\mathrm Tn})} + E_{\mathrm cn}L_n} \\
= W_p v_{\mathrm {sat},p} C_{\rm ox} 
\frac{(V_{\rm DD} - V_{\rm th} - V_{\mathrm Tp})^2} {{\color{blue}(V_{\rm DD} - V_{\rm th} - V_{\mathrm Tp})} + E_{\mathrm Tp} L_p }
$$
忽略蓝色项，且认为 $v_{\mathrm{sat},n} \approx v_{\mathrm{sat},p}$，得到：
$$
\begin{aligned}
    &V_{\rm th} = \frac{{V_{\mathrm Tn} + \sqrt\kappa (V_{\rm DD} - |V_{\mathrm Tp}|)}}{1 + \sqrt\kappa} \\
    &\kappa=\frac{W_p}{W_n} \frac{E_{\mathrm cn} L_n}{E_{\mathrm cp}L_p}=\frac{W_p}{W_n} \frac{E_{\mathrm cn}}{E_{\mathrm cp}}
\end{aligned}
$$

\subsubsection{设计优化}
假定工艺给出 $V_{\mathrm Tn} = |V_{\mathrm Tp}$，要求设计 $V_{\rm th} = V_{\rm DD} / 2$ 的 CMOS反相器 

若以长沟道器件计算：
$$
V_{\rm th} = \frac{V_{\mathrm Tn} + \sqrt{1/k_{\rm R}}(V_{\rm DD} - |V_{\mathrm Tp}|)}{1 + \sqrt{1/k_{\mathrm R}}} = \frac{V_{\rm DD}}{2}
\qquad\Longrightarrow\qquad 
k_{\rm R} = \frac{k_n}{k_p} = \frac{\mu_n W_n/L_n}{\mu_p W_p/L_p}= 1
$$

若以短沟道器件计算：
$$
V_{\rm th} = \frac{V_{\mathrm Tn} + \sqrt\kappa (V_{\rm DD} - |V_{\mathrm Tp}|)}{1 + \sqrt{\kappa}} = \frac{V_{\rm DD}}{2}
\qquad\Longrightarrow\qquad 
\kappa=\frac{W_p}{W_n} \frac{E_{\mathrm cn} L_n}{E_{\mathrm cp}L_p}=\frac{W_p}{W_n} \frac{E_{\mathrm cn}}{E_{\mathrm cp}} = 1
$$

以上就是CMOS反相器设计的对称性条件

\subsubsection{特性总结}
CMOS反相器的电压传输特性如图 \ref{fig:CMOS反相器电压传输特性} 所示
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS反相器电压传输特性.png}
    \caption{CMOS反相器电压传输特性}
    \label{fig:CMOS反相器电压传输特性}
\end{figure}

CMOS反相器的电源电流特性如图 \ref{fig:CMOS反相器电流特性} 所示，其电流与功率在过渡区达到最大值
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS反相器电流特性.png}
    \caption{CMOS反相器电流特性}
    \label{fig:CMOS反相器电流特性}
\end{figure}

CMOS反相器在一定范围内减小$V_{\rm DD}$ 可使过渡区更陡，但在过低的 $V_{\rm DD}$ 下性能恶化（进入亚阈值区），
如图 \ref{fig:CMOS反相器电压传输特性与电源电压}
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS反相器减小电源电压.png}
    \caption{CMOS反相器电压传输特性与 $V_{\rm DD}$}
    \label{fig:CMOS反相器电压传输特性与电源电压}
\end{figure}

CMOS反相器的两种版图如图 \ref{fig:CMOS反相器版图} 所示
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS反相器版图.png}
    \caption{CMOS反相器版图}
    \label{fig:CMOS反相器版图}
\end{figure}

\section{MOS反相器开关特性与互连线影响}

\subsection{概述}
\begin{quote}
接触孔(Contact)：连接互连线与器件电极\\
通孔(Via)：连接多层互联中不同层的互连线
\end{quote}

\begin{figure}[htpb]
    \centering
    \begin{circuitikz}
        \renewcommand{\myvary}{1.5}
        \draw (0,0) coordinate(ORIGIN1) ++(9,0) coordinate(ORIGIN2);
        \draw (ORIGIN1) ++(0,-\myvary) node[nfetd] (NMOS1) {};
        \draw (ORIGIN1) ++(0,+\myvary) node[pfetd] (PMOS1) {};
        \draw (NMOS1.D) to[short, -*] (NMOS1.D |- ORIGIN1) coordinate(D1) -- (PMOS1.D);
        \draw (D1) to[short, -*] ++(1,0) coordinate(B1);
        \draw (B1) to[C=$C_{\rm db1}$] (B1 |- NMOS1.B) -- (NMOS1.B);
        \draw (PMOS1.B) -- (PMOS1.B -| B1) to[C=$C_{\rm db2}$] (B1);
        \draw (D1) to[C=$C_{\rm gd12}$,-*] ++(-1.5,0) coordinate(G1) to[short,-o] ++(-0.7,0) node[left] {$V_{\rm in}$};
        \draw (G1) |- (NMOS1.G);
        \draw (G1) |- (PMOS1.G);
        \draw (NMOS1.S) -- ++(0,-0.3) node[tlground](GND1){};
        \draw (PMOS1.S) -- ++(0,+0.3) node[tground] (VDD1){};
        \draw (PMOS1.B) ++(1.0,0) coordinate(temp) -- (temp |- VDD1) node[tground] {};
        \draw (NMOS1.B) ++(1.0,0) coordinate(temp) -- (temp |- GND1) node[tlground] {};

        \draw (ORIGIN2) ++(0,-\myvary) node[nfetd] (NMOS2) {};
        \draw (ORIGIN2) ++(0,+\myvary) node[pfetd] (PMOS2) {};
        \draw (NMOS2.D) to[short, -*] (NMOS2.D |- ORIGIN2) coordinate(D2) -- (PMOS2.D);
        \draw (D2) to[C=$C_{\rm gd34}$,-*] ++(-1.5,0) coordinate(G2);
        \draw (G2) |- (NMOS2.G);
        \draw (G2) |- (PMOS2.G);
        \draw (G2) to[short,-*] ++(-1,0) coordinate(S2) to[C=$C_{\rm gs4}$] (S2 |- PMOS2.S) to[short,-*] (PMOS2.S);
        \draw (NMOS2.S) to[short,*-] (NMOS2.S -| S2) to[C=$C_{\rm gs3}$] (S2);
        %\draw (PMOS2.B) -- ++(1.0,0) coordinate(temp) to[short,-*] (temp |- ORIGIN2) coordinate(B2) |- (NMOS2.B);
        %\draw (D2) -- (B2) to[short,-o] ++(0.7,0) node[right]{$V_{\rm out2}$};
        \draw (NMOS2.S) -- ++(0,-0.3) node[tlground](GND2){};
        \draw (PMOS2.S) -- ++(0,+0.3) node[tground] (VDD2){};
        \draw (PMOS2.B) -- ++(1.0,0) coordinate(temp) -- (temp |- VDD2) node[tground] {};
        \draw (NMOS2.B) -- ++(1.0,0) coordinate(temp) -- (temp |- GND2) node[tlground] {};

        \draw (B1) -- coordinate(LOAD) (S2);
        \draw (LOAD) node[above] {$V_{\rm out1}$};
        \draw (LOAD) to[C=$C_{\rm w}$,*-] (LOAD |- NMOS2.S) -- (LOAD |- GND1) node[tlground] (GNDLOAD){};
    \end{circuitikz}
    \caption{两串联反相器中的寄生电容}
    \label{fig:两串联反相器中的寄生电容}
\end{figure}

对于如图 \ref{fig:两串联反相器中的寄生电容} 所示的串联反相器电路，对 $V_{\rm out1}$ 动态特性产生影响的寄生电容有：
\begin{enum}
\item 前级：只考虑输出侧电容 $C_{\rm gd}, C_{\rm db}$
\item 连线：互连线电容 $C_{\rm w}$
\item 后级：只考虑输入侧电容 $C_{\rm gd}, C_{\rm gs}$
\end{enum}

假定以上所有电容可线性等效为一个\emph{恒值}的负载电容 $C_{\rm load}$，如图 \ref{fig:等效恒值负载电容} 所示\\

\begin{figure}[htpb]
    \centering
    \begin{circuitikz}
        \ctikzset{tripoles/mos style/arrows}
        \renewcommand{\myvary}{1.4}
        \draw (0,0) coordinate(ORIGIN);
        \draw (0,0) ++(0,-\myvary) node[nmos] (NMOS) {};
        \draw (0,0) ++(0,+\myvary) node[pmos] (PMOS) {};
        \draw (NMOS.S) node[tlground] (GND) {};
        \draw (PMOS.S) node[tground]  (VDD) {};
        \draw (PMOS.D) to[short,i=$i_{\rm Dp}$] (0,0) to[short,i=$i_{\rm Dn}$] (NMOS.D);
        %\draw (NMOS.D) -- (PMOS.D);
        \draw (0,0) to[short,*-,i=$i_{\rm C}$] ++(3,0) coordinate(temp) node[right] {$V_{\rm out}$}
                    to[C=$C_{\rm load}$] (temp |- GND) node[tlground]{};
        \draw (NMOS.G) -- ++(-0.3,0) coordinate(temp) to[short,-*] (temp |- ORIGIN) coordinate(G) |- (PMOS.G);
        \draw (G) to[short, -o] ++(-0.7,0) node[left] {$V_{\rm in}$};
    \end{circuitikz}
    \caption{等效恒值负载电容}
    \label{fig:等效恒值负载电容}
\end{figure}

\subsection{延迟时间}

传输延时的定义如图 \ref{fig:传输延时的定义} 所示
\begin{enum}
\item 上升与下降延时 $\tau_{\rm pLH},\;\tau_{\rm pHL}$：自输入变化 $50\%$ 至输出变化 $50\%$ 之间的时间
\item 传输延时 $t_{\rm p} = (\tau_{\rm pHL} + \tau_{\rm pLH}) / 2$
\end{enum}

信号的上升与下降时间 $\tau_{\rm r}, \tau_{\rm f}$：
信号变化 $10\% \sim 90\%$ 之间的时间

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/传输延时的定义.png} 
    \caption{传输延时的定义}
    \label{fig:传输延时的定义}
\end{figure}

\subsubsection{延迟时间计算}
\paragraph{平均电流粗略估算}
求出 $\tau_{\rm p}$ 两侧的电流，取平均作为等效恒流\\
当输入信号为阶跃信号时
\begin{align*}
    &I_{\rm avg,HL} = \frac{1}{2} \Big[i_{\rm C}(V_{\rm in} = V_{\rm OH}, V_{\rm out} = V_{\rm OH})
                    + i_{\rm C}(V_{\rm in} = V_{\rm OH}, V_{\rm out} = V_{\rm 50\%})\Big] \\
    &\tau_{\rm pHL} = \frac{C_{\rm load} \cdot \Delta V_{\rm HL}}{I_{\rm avg,HL}}
                    = \frac{C_{\rm load} \cdot (V_{\rm OH} - V_{\rm 50\%})}{I_{\rm avg,HL}}\\
    &I_{\rm avg,LH} = \frac{1}{2} \Big[i_{\rm C}(V_{\rm in} = V_{\rm OL}, V_{\rm out} = V_{\rm OL})
                    + i_{\rm C}(V_{\rm in} = V_{\rm OL}, V_{\rm out} = V_{\rm 50\%})\Big] \\
    &\tau_{\rm pLH} = \frac{C_{\rm load} \cdot \Delta V_{\rm LH}}{I_{\rm avg,LH}}
                    = \frac{C_{\rm load} \cdot (V_{\rm 50\%} - V_{\rm OL})}{I_{\rm avg,LH}}
\end{align*}

\begin{quote}
    平均电流法的计算误差通常在可接受的范围内
\end{quote}

\paragraph{电流积分精确估算}
精确估算，解状态方程对电流积分
$$
C_{\rm load} \frac{\d V_{\rm out}}{\d t} = i_{\rm C} 
\qquad\Longrightarrow\qquad 
\int_{t_0}^{t_1} \d t = C_{\rm load} \int_{V_0}{V_1} \frac{1}{i_{\rm C}} \d V_{\rm out} 
$$
当计算 $\tau_{\rm pHL}, \tau_{\rm pLH}$ 时通常导通的MOS管全程处于饱和区，电流恒定，便于积分\\
当计算 $\tau_{\rm r}  , \tau_{\rm f}$ 时则有饱和区有线性区，不便于积分

\paragraph{输入非阶跃信号}
假设输入阶跃信号时的延迟时间为 $\tau_{\rm pHL0}, \tau_{\rm pLH0}$，则输入非阶跃信号时有如下经验公式
\begin{align*}
&\tau_{\rm pLH} = \sqrt{\tau_{\rm pLH0}^2 + \left(\frac{\tau_{\rm f}}{2}\right)^2} &
&\tau_{\rm pHL} = \sqrt{\tau_{\rm pHL0}^2 + \left(\frac{\tau_{\rm r}}{2}\right)^2}
\end{align*}

\subsubsection{延迟时间的影响因素}
延迟时间的影响因素
\begin{enum}
\item $t_{\rm p}$ 与负载电容 $C_{\rm load}$ 正相关
\item $t_{\rm p}$ 与器件尺寸 $W/L$ 负相关
\item $t_{\rm p}$ 与电源电压 $V_{\rm DD}$ 负相关（长沟道器件）\\
      $t_{\rm p}$ 受电源电压 $V_{\rm DD}$ 影响小（短沟道器件）
\item $t_{\rm p}$ 与阈值电压 $V_{\rm T}$ 正相关
\end{enum}

%若要 $\tau_{\rm pHL} = \tau_{\rm pLH}$ 则
%\begin{align*}
%    &V_{\rm Tn} = V_{\rm Tp} &
%    &\frac{W_p}{W_n} = \frac{\mu_n}{\mu_p}
%\end{align*}

短沟道器件与长沟道器件相比：
\begin{enum}
    \item 电流驱动能力明显下降
    \item 电流大小与 $V_{\rm GS} - V_{\rm T}$ 成线性关系
    \item 电源电压对延迟时间影响很小
\end{enum}

\subsection{延迟限制下的反相器设计}

\subsubsection{再探寄生电容}
NMOS反相器输出端的寄生电容：
$$
C_{\rm load} = {\color{blue}C_{\rm gdn}(W_n) + C_{\rm gdp} (W_p)} + C_{\rm dbn}(W_n) + C_{\rm dbp}(W_p) + C_{\rm int} + C_{\rm g}
= f(W_n, W_p)
$$
$\color{blue}C_{\rm gd}$ 在数字电路常见的饱和区、截止区只有交叠电容的贡献，比较小，可忽略\\
$C_{\rm db}$ 为结电容
\begin{align*}
    C_{\rm dbn} &= W_nD_{\rm drain} C_{\rm j0n} K_{\rm eqn} + (W_n + 2D_{\rm drain}) C_{\rm jswn} K_{\rm eqn} \;\propto\; W_n\\
    C_{\rm dbp} &= W_pD_{\rm drain} C_{\rm j0p} K_{\rm eqp} + (W_n + 2D_{\rm drain}) C_{\rm jswp} K_{\rm eqp} \;\propto\; W_p
\end{align*}
假定互连线电容 $C_{\rm int}$ 与下级输入电容 $C_{\rm g}$ 为恒定值，则：
$$
C_{\rm load} = \alpha_0 + \alpha_nW_n + \alpha_pW_p
$$
将上式代入反相器延时的计算公式
\begin{align*}
\tau_{\rm pHL} &= \frac{(\alpha_0 + \alpha_nW_n + \alpha_pW_p) V_{50\%}}
{\dfrac 12 \mu_nC_{\rm ox} \dfrac{W_n}{L_n} (V_{\rm DD} - V_{\rm Tn})^2 \dfrac{1}{1 + \frac{V_{\rm DD}-V_{\rm Tn}}{E_{\rm cn}L_n}}}
= \Gamma_n \cdot \frac{\alpha_0 + (\alpha_n + R\alpha_p)W_n}{W_n} \\
\tau_{\rm pHL} &= \frac{(\alpha_0 + \alpha_nW_n + \alpha_pW_p) V_{50\%}}
{\dfrac 12 \mu_pC_{\rm ox} \dfrac{W_p}{L_p} (V_{\rm DD} + V_{\rm Tp})^2 \dfrac{1}{1 + \frac{V_{\rm DD}+V_{\rm Tp}}{E_{\rm cp}L_p}}}
= \Gamma_p \cdot \frac{\alpha_0 + (\alpha_p/R + \alpha_p)W_p}{W_p}
\end{align*}
其中 $\Gamma_n, \Gamma_p$ 是与晶体管尺寸无关的常数，$R=W_n/W_p$ 是两晶体管的栅宽比\\
减小外部负载或使$W$ 增大可减小反相器延时。当外部负载相对很小时$\alpha_0 \to 0$，则可得到反相器的本征延时：
\begin{align*}
    \tau_{\rm pHL}^{\rm lim} &= \Gamma_n \cdot (\alpha_n + R\alpha_p)\\
    \tau_{\rm pLH}^{\rm lim} &= \Gamma_p \cdot (\alpha_p/R + \alpha_n)
\end{align*}
本征延时于外部负载电容、反相器大小无关，是反相器在一定工艺、电压下能达到的最小延时\\
当反相器尺寸较小时，延时主要取决于 $\alpha_0$ 也就是外部负载

\subsubsection{本征延时与外部延时}
负载电容 $C_{\rm load}$ 可分为本征电容 $C_{\rm intra}$ 与外部电容 $C_{\rm ext}$\\
本征电容是反相器的自负载，与本身的源漏电容、栅漏电容有关\\
外部电容与扇出、互连线长度有关（暂且忽略互连线）
$$
\tau_{\rm p} = 0.69 R_{\rm eq} (C_{\rm intra} + C_{\rm ext}) 
= 0.69 R_{\rm eq} C_{\rm intra} \left(1+\frac{C_{\rm ext}}{C_{\rm intra}}\right)
= t_{\rm p0} \left(1+\frac{C_{\rm ext}}{C_{\rm intra}}\right)
$$
其中 $C_{\rm ext} / C_{\rm intra}$ 称为扇出，$t_{\rm p0}$ 为本征延时\\
本征延时是反相器的自驱动延时，与晶体管尺寸无关（但与版图有关）

若将 $W$ 增大为原来的 $S$ 倍，则本征电容不变，扇出电容减小为原来的 $1/S$ 倍
$$
\tau_{\rm p} = 0.69 \frac{R_{\rm ref}}{S} (SC_{\rm iref}) \left(1 + \frac{C_{\rm ext}}{SC_{\rm iref}}\right) 
= t_{\rm p0} \left(1 + \frac{C_{\rm ext}}{SC_{\rm iref}}\right)
$$
$W$ 较小时增大 $W$ 可显著减小延时，$W$ 较大时增大 $W$ 对减小延时作用不大

\begin{quote}
    过大的元件尺寸不仅会增加版图面积，也会对前级造成更大的负载
\end{quote}

\begin{quote}
    CMOS环形振荡器由奇数个反相器收尾相连而成\\
    假定有$N$ 个反相器，每个反相器的延时 $\tau_{pHL} = \tau_{\rm pLH} = \tau_{\rm p}$ 则振荡周期为$T=N\cdot 2\tau_{\rm p}$\\
    常用很多级反相器构造环形振荡器，通过测量输出信号频率来测量反相器延迟
\end{quote}

\subsection{互连线寄生参数与延时}

\subsubsection{互连线电容的估算}
\begin{quote}
在先进制造工艺中，互连线尺寸远大于半导体器件，互连线贡献了很大部分的寄生电容\\
经验表明，当信号的上升/下降时间比以光速通过传输线的时间 $t_{\rm flight}$ 小时，需要考虑传输线效应\\
互连线寄生电容由版图决定，在完成设计前很难准确估算，给设计带来很大麻烦
\end{quote}

互连线寄生参数的种类
\begin{enum}
    \item 寄生电容：对地电容、耦合电容
    \item 寄生电阻：取决于材料的方块阻值
    \item 寄生电感：忽略不计，仅在高频、射频电路要考虑
\end{enum}

互连线寄生电容主要有三部分，如图 \ref{fig:互连线的三种寄生电容} 所示
\begin{enum}
\item 平板电容：$C_{\rm pp} = WL\varepsilon_{\rm di}/t_{\rm di}$
\item 边缘电容：$C_{\rm fringe} = 2\pi \varepsilon_{\rm di}/\log(t_{\rm di}/H)$
\item 线间电容：$C_{\rm interwire} = HL\varepsilon_{\rm di}/t_{\rm di}$
\end{enum}

\begin{quote}
先进工艺中互连线底面减小、侧面相对大、线间距减小\\
使平板电容减小，边缘电容、线间电容增加
\end{quote}

\begin{quote}
    越高层的互连线的平板电容、边缘电容越小\\
    线间电容则受线间距、线长线宽的双重影响，使得中层互连线的线间电容较小
\end{quote}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/互连线的三种寄生电容.png}
    \caption{互连线的三种寄生电容}
    \label{fig:互连线的三种寄生电容}
\end{figure}

互连线寄生电阻$R= \rho {L}/({Wt})$\\
在 $W=L$ 时定义方块电阻 $R_{\rm sheet} = \rho/t$

\subsubsection{互连线延迟的计算}
互连线的电路模型
\begin{enum}
    \item 集总$C$模型：短互连线、寄生电容占主要、低频信号
    \item 集总$RC$模型：对长互连线延迟计算偏大，低性能电路设计可行
    \item 分布$RC$模型：如图 \ref{fig:传输线的RC模型} 所示
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.9\textwidth]{figures/传输线的RC模型.png}
    \caption{传输线的RC模型}
    \label{fig:传输线的RC模型}
\end{figure}

利用Elmore定理近似求解分布RC树状电路的延时时间
\begin{enum}
    \item 电路中无电阻回路
    \item 所有电容都是结点到地的电容
    \item 有一个输入结点，输入到所有其它结点都只有唯一路径
    \item $P_i$ 表示从输入结点到第 $i$ 结点的唯一路径
    \item $P_{ij}=P_i\cap P_j$ 表示从输入到 $i$结点的路径与从输入到 $j$结点路径的公共部分
\end{enum}

$P_{i}$结点的阶跃响应的时间常数为：
$$
\tau_{\mathrm Di} = \sum_{j=1}^N \left(C_j \sum_{k\in P_{ij}} R_k\right)
$$

利用Elmore定理求解如图 \ref{fig:传输线的RC网络模型} 所示分布式RC模型的延时，$r$为单位长度电阻，$c$为单位长度电容
$$
\tau = (\Delta L)^2 \big[cr+c(2r) + \cdots + c(Nr)\big] = (\Delta L)^2 cr N(N+1)/2
$$
当 $N\to+\infty$ 时 $\tau_N = rcL^2/2 = RC/2$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.8\textwidth]{figures/传输线的RC网络模型.png}
    \caption{传输线的RC网络模型}
    \label{fig:传输线的RC网络模型}
\end{figure}

当考虑驱动源阻抗 $R_{\rm Driver}$时的延时：
$$
\tau_{\rm D} = R_{\rm Driver} C_{\rm w} + \frac{1}{2} R_{\rm w} C_{\rm w}
$$

减小互连线延时：在传输线中间插入缓冲器

\subsection{CMOS反相器的开关功耗}
CMOS反相器的功耗
\begin{enum}
    \item 静态功耗：亚阈值漏电、源漏PN结反偏电流（随工艺进步而增大）
    \item 动态功耗：输入信号变化过程中，电路对负载电容充放电
    \item 短路功耗：输入信号暂时处于中间电平时，PMOS与NMOS同时导通形成电源到地的通路，但时间很短
\end{enum}

\begin{quote}
通常：动态功耗>短路功耗>静态功耗
\end{quote}

假定一个时钟周期$T$内一半时间反相器处于上升过程，一半时间反相器处于下降过程，则平均功率为：
\begin{align*}
    P_{\rm avg} &= \frac{1}{T} \left[\int_0^{T/2} V_{\rm DSn}(t) i_{\rm Dn}(t) \d t 
                   + \int_{T/2}^T V_{\rm SDp}(t) i_{\rm Dp}(t) \d t \right] \\
                &=\frac{1}{T}\left[\int_0^{T / 2} V_{\text {out }} \cdot\left(-C_{\text {load }} 
                  \frac{\mathrm{d} V_{\text {out }}}{\mathrm{d} t}\right) \mathrm{d} t 
                  +\int_{T / 2}^T\left(V_{\rm D D}-V_{\text {out }}\right)\left(C_{\text {load }} 
                  \frac{\mathrm{d} V_{\text {out }}}{\mathrm{d} t}\right) \mathrm{d} t\right] \\
                &=\frac{1}{T}\left[\int_{V_{\text {DD }}}^0 V_{\text {out }} \cdot
                \left(-C_{\text {load }}\right) \mathrm{d} V_{\text {out }}+\int_0^{V_{\rm D D}}
                \left(V_{\rm D D}-V_{\text {out }}\right)\left(C_{\text {load }}\right) \mathrm{d} V_{\text {out }}\right]\\
                &=\frac{1}{T} C_{\rm load} V_{\rm DD}^2 \\
                &= fC_{\rm load} V_{\rm DD}^2
\end{align*}
但并不是每个时钟周期反相器都会来回反转一次，上式应乘以翻转概率（开关因子） $\alpha \in (0,1)$

\begin{quote}
    降低功率，会使得延时增加性能降低，电路工作耗时增加，能量消耗不一定减小
\end{quote}

也可用能量来计算反相器的动态功耗，给电容充电一次 VDD 给出的能量为：
\begin{align*}
    E_{\rm VDD} = \int_0^{\infty} i_{\rm VDD}(t) V_{\rm DD} \d t = V_{\rm DD} \int_0^{V_{\rm DD}} C_{\rm L} 
    \frac{\d v_{\rm out}}{\d t} \d t = C_{\rm L} V_{\rm DD}\int_0^{V_{\rm DD}} \d v_{\rm out} = C_{\rm L} V_{\rm DD}^2
\end{align*}
充满电的电容中储存的能量为 $C_{\rm L} V_{\rm DD}^2 / 2$ 只有上式的一半
\begin{enum}
    \item 电容充电时一半的能量消耗在PMOS上，另一半储存在电容上
    \item 电容放电时电容的能量消耗在NMOS上
\end{enum}

衡量电路功耗的指标
\begin{enum}
\item 功耗延时积 $\mathrm {PDP} = P_{\rm av} \cdot t_{\rm p}$\\
      代表开关翻转一次门电路的能耗 $C_{\rm L} V_{\rm DD}^2/2$，则门电路的每个翻转周期的能耗 $E_{\rm av} = 2\cdot \mathrm{PDP}$\\
      可以简单地降低速度来实现低功耗
\item 能量延时积 $\mathrm {EDP} = \mathrm{PDP} \cdot t_{\rm p}$\\
      体现了能耗、速度、电源电压之间的折衷，可以得到一个最优 $V_{\rm DD}$
\end{enum}

利用EDP可求得一个最优电源电压，实现性能与功耗之间的平衡，如图 \ref{fig:利用EDP求最优电源电压} 中的 ULP 设计方案\\
若需要高性能而可牺牲一定的功耗，则可提高 $V_{\rm DD}$，此时EDP仅稍有增加，
如图 \ref{fig:利用EDP求最优电源电压} 中的 $\rm \mu P$ 设计方案

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/PDP_EDP.png}
    \caption{利用EDP优化电源电压}
    \label{fig:利用EDP求最优电源电压}
\end{figure}

\begin{quote}
    减小 $V_{\rm T}$ 即可减小功率，又可减小延时，使得 EDP 大大减小\\
    但这样会增加漏电流，增加静态功耗
\end{quote}


\subsection{其它}
\subsubsection{超级缓冲器}
使用尺寸逐级放大的反相器链组成超级缓冲器，来驱动大的外部负载\\
通过优化反相器链级数 $N$ 以及每一级的放大比例，可获得最小延迟\\
可以证明，当且仅当逐级放大的比例相同均为 $\alpha$ 时，超级缓冲器的延时最短

假定第一级反相器的输入电容为 $C_{\rm g}$，输出电容为 $C_{\rm d}$，则可证明每一级的延时均为：
$$
\tau_{\mathrm p,n} = \tau_{\rm p0} \left(1 + \frac{\alpha^{n+1}C_{\rm g}}{\alpha^n C_{\rm d}}\right)
= \tau_{\rm p0} \left(1 + \frac{\alpha C_{\rm g}}{C_{\rm d}}\right)
$$
假定共有 $N$ 级反相器，则总延时为：
$$
\left\{
\begin{aligned}
&\tau_{\rm total} = (N+1)\cdot \tau_{\rm p0} \left(1 + \frac{\alpha C_{\rm g}}{C_{\rm d}}\right) \\
&C_{\rm load} = \alpha^{N+1} C_{\rm g}
\end{aligned}
\right.
\qquad\Longrightarrow\qquad 
\tau_{\rm total} = \frac{\ln(C_{\rm load}/C_{\rm g})}{\ln\alpha}\cdot 
\tau_{\rm p0} \left(1 + \frac{\alpha C_{\rm g}}{C_{\rm d}}\right) 
$$
令 $\partial \tau_{\rm total} / \partial \alpha = 0$ 可得最优 $\alpha_{\rm opt}$ 
$$
\frac{\partial \tau_{\rm total}}{\partial \alpha} = 0
\qquad\Longrightarrow\qquad 
\alpha_{\rm opt} \cdot (\ln\alpha_{\rm opt} -1) = \frac{C_{\rm d}}{C_{\rm g}}
$$
一般来说取 $C_{\rm d} = C_{\rm g}$ 则可得 $\alpha_{\rm opt} = 3.6$\\
在得到 $\alpha_{\rm opt}$ 后需计算反相器级数 $N$
$$
C_{\rm load} = \alpha^{N+1} C_{\rm g}
\qquad\Longrightarrow\qquad 
N=\frac{\ln(C_{\rm load}/C_{\rm g})}{\ln\alpha_{\rm opt}} - 1
$$
由于 $N$ 须为整数，且一般须为偶数，可对 $N$ 取可行的邻近整数后重新计算 $\alpha_{\rm opt}$

事实上，在最佳级数附近超级缓冲器的延时对级数 $N$ 不敏感，如图 \ref{fig:超级缓冲器延时与反相器级数的关系曲线（归一化）} 所示\\
在 $2.4 < \alpha < 6$ 时超级缓冲器的延时只比最优延时多出不到 $15\%$\\
考虑到版图面积成本等其它因素，通常可取 $\alpha = 4$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/反相器级数与总延迟（归一化）.png}
    \caption{超级缓冲器延时与反相器级数的关系曲线（归一化）}
    \label{fig:超级缓冲器延时与反相器级数的关系曲线（归一化）}
\end{figure}

\begin{quote}
常用扇出为4的延时作为器件的性能参考，称为Fan Out of 4 (FO4)
\end{quote}

\subsubsection{PMOS与NMOS尺寸比与延时}
反相器的VTC曲线对称并且使 $\tau_{\rm pHL} = \tau_{\rm pLH}$ 并不意味着总延时最小\\
可适当减小PMOS尺寸来减小延时，但这会损害对称性与噪声容限

\begin{quote}
    增大PMOS使得 $t_{\rm pLH}$ 减小，但由于寄生电容增大使得 $t_{\rm pHL}$ 增大
\end{quote}

反相器总延时与上升/下降延时的关系如图 \ref{fig:PMOS与NMOS尺寸比与延时的关系} 所示\\
由于 $t_{\rm pHL}=t_{\rm pLH}$ 时 $t_{\rm p}$ 并未比最优质增加很多，通常优先使得反相器VTC曲线对称
\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/PMOS与NMOS尺寸比与延时的关系.png}
    \caption{PMOS与NMOS尺寸比与延时的关系}
    \label{fig:PMOS与NMOS尺寸比与延时的关系}
\end{figure}

\section{组合MOS逻辑电路}

\subsection{伪NMOS或非门}

以伪NMOS做负载的两输入或非门如图 \ref{fig:伪NMOS两输入或非门} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/伪NMOS或非门.png}
    \caption{伪NMOS两输入或非门}
    \label{fig:伪NMOS两输入或非门}
\end{figure}

\subsubsection{静态特性}

\paragraph{求解 $V_{\rm OH}$}

在两驱动管都关断时显然有：$V_{\rm OH} = V_{\rm DD}$

\paragraph{求解 $V_{\rm OL}$}

若 $V_{\rm A}, V_{\rm B}$ 有且只有一个高电平，则与伪NMOS反相器的情况相同
$$
V_{\rm OL}=V_{\rm OH}-V_{\rm T0, n}-\sqrt{\left(V_{\rm OH}-V_{\rm T0, n}\right)^2-\frac{k_{\rm p}}{k_{\rm n}} 
    \cdot \frac{E_{\rm Cp} L_{\rm p}
\left(V_{\rm DD}-\left|V_{\rm T0, p}\right|\right)^2}{\left(V_{\rm DD}-\left|V_{\rm T0, p}\right|\right)+E_{\rm Cp} L_{\rm p}}}
$$

若 $V_{\rm A} = V_{\rm B} = V_{\rm DD}$，两个NMOS等效为一个NMOS，尺寸为原来两者之和
$$
k_{\rm n, eq} = \sum k_{\mathrm n,i}
$$

\subsubsection{瞬态特性}

伪NMOS两输入或非门的寄生电容如图 \ref{fig:伪NMOS或非门的寄生电容} 所示，可用集总电容 $C_{\rm load}$ 等效晶体管的寄生电容\\
相同尺寸的或非门与反相器相比，寄生电容更大，速度更慢

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.9\textwidth]{figures/伪NMOS或非门的寄生电容.png}
    \caption{伪NMOS两输入或非门的寄生电容}
    \label{fig:伪NMOS或非门的寄生电容}
\end{figure}

\subsection{伪NMOS与非门}

伪NMOS两输入与非门如图 \ref{fig:伪NMOS两输入与非门} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/伪NMOS与非门.png}
    \caption{伪NMOS两输入与非门}
    \label{fig:伪NMOS两输入与非门}
\end{figure}

\subsubsection{静态特性}

易知：$V_{\rm OH} = V_{\rm DD}$

下面求解 $V_{\rm OL}$，由于 $V_{\rm OL}$ 较小，两个驱动管均处于线性区\\
近似认为 $V_{\rm GS,A} = V_{\rm GS,B} = V_{\rm DD}$，且不考虑 A 管体效应
$$
\begin{aligned}
&V_{\rm DS, A}=V_{\rm OH}-V_{\rm T0}-\sqrt{\left(V_{\rm O H}-V_{\rm T 0}\right)^2-\left(\frac{k_{\rm p}}{k_{\rm n, A}}\right) \cdot \frac{E_{\rm Cp} L_{\rm p} \cdot\left(V_{\rm D D}-\left|V_{\rm T0, p}\right|\right)^2}{\left(V_{\rm DD}-\left|V_{\rm T0, p}\right|\right)+E_{\rm Cp} L_{\rm p}}} \\
&V_{\rm DS, B}=V_{\rm OH}-V_{\rm T0}-\sqrt{\left(V_{\rm O H}-V_{\rm T 0}\right)^2-\left(\frac{k_{\rm p}}{k_{\rm n, B}}\right) \cdot \frac{E_{\rm Cp} L_{\rm p} \cdot\left(V_{\rm D D}-\left|V_{\rm T0, p}\right|\right)^2}{\left(V_{\rm DD}-\left|V_{\rm T0, p}\right|\right)+E_{\rm Cp} L_{\rm p}}}
\end{aligned}
$$
在 $k_{\rm n,A} = k_{\rm n,b} = k_{\rm n}$ 的情况下解得：
$$
V_{\rm OL} \approx 2\left(V_{\rm O H}-V_{\rm T 0}-\sqrt{\left(V_{\rm O H}-V_{\rm T 0}\right)^2-\left(\frac{k_{\rm p}}{k_{\rm n}}\right) \cdot \frac{E_{\rm Cp} L_{\rm p} \cdot\left(V_{\rm D D}-\left|V_{\rm T 0, p}\right|\right)^2}{\left(V_{\rm D D}-\left|V_{\rm T 0, p}\right|\right)+E_{\rm Cp} L_{\rm p}}}\right)
$$

利用晶体管串联等效的方式可以更简便地得到结果\\
仍然忽略体效应认为 $V_{\rm T,A} = V_{\rm T,B} = V_{\rm T0}$，且 $k_{\rm n,A} = k_{\rm n,B} = k_{\rm n}$，且为长沟道器件
$$
\begin{aligned}
    I_{\rm D,A} &= \frac{k_n}{2} \Big[2(V_{\rm GS,A} - V_{\rm T0})\cdot V_{\rm DS,A} - V_{\rm DS,A}^2\Big] \\
    I_{\rm D,B} &= \frac{k_n}{2} \Big[2(V_{\rm GS,B} - V_{\rm T0})\cdot V_{\rm DS,B} - V_{\rm DS,B}^2\Big] 
\end{aligned}
$$
由于 $I_{\rm D } = I_{\rm D,A} = I_{\rm D,B} = (I_{\rm D,A} + I_{\rm D,B}) / 2$ 
且 $V_{\rm GS,A} = V_{\rm GS,B} + V_{\rm DS,B}$，可得
$$
I_{\rm D} = \frac{k_{\rm n}/2}{2} \Big[2(V_{\rm GS,B} - V_{\rm T0,n})(V_{\rm DS,A}+V_{\rm DS,B})-(V_{\rm DS,A}+V_{\rm DS,B})^2\Big]
$$
这与一个 $k_{\rm eq} = k_{\rm n}/2$，$V_{\rm GS} = V_{\rm GS,B}$，$V_{\rm DS} = V_{\rm DS,A} + V_{\rm DS,B}$ 的NMOS线性区电流相同
%两个NMOS串联等效为一个NMOS，尺寸为原来的一半
%$$
%k_{n,\mathrm{eq}} = \frac{1}{\sum (1/k_{n,i})}
%$$

一般地，$n$ 各驱动管串联，忽略体效应认为所有晶体管的阈值电压均为 $V_{\rm T0}$，则等效驱动管的参数为：
$$
k_{\rm eq} = \left( \sum_{i} \frac{1}{k_i}\right) ^{-1}
$$

\subsubsection{瞬态特性}
伪NMOS两输入与非门的寄生电容如图 \ref{fig:伪NMOS两输入与非门的寄生电容} 所示，除 $C_{\rm load}$ 外在串联结点上还有寄生电容 $C_x$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/伪NMOS两输入与非门的寄生电容.png}
    \caption{伪NMOS两输入与非门的寄生电容}
    \label{fig:伪NMOS两输入与非门的寄生电容}
\end{figure}

两输入端的速度不同，距离输出端更近的输入端 A 速度更快
\begin{enum}
\item 输出上升沿：仅A关断后上拉只需对$C_{\rm load}$充电，仅B关断后上拉需对两个电容充电，因此 $\tau_{\rm pLH,A} < \tau_{\rm pLH,B}$
\item 输出下降沿：A开启后只需使$C_{\rm load}$放电，B开启后只需使两个电容放电，因此 $\tau_{\rm pHL,A} < \tau_{\rm pHL,B}$
\end{enum}

\subsection{CMOS或非门}

CMOS或非门的上拉与下拉网络是互补对偶的，保证任意时刻两者中只有一个导通

\begin{quote}
    上拉网络须由PMOS组成，下拉网络须由NMOS组成\\
    若用NMOS上拉则高电平损失 $V_{\rm Tn}$，用PMOS下拉同理
\end{quote}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/CMOS或非门.png}
    \caption{CMOS两输入或非门}
    \label{fig:CMOS两输入或非门}
\end{figure}

\subsubsection{静态特性}
研究CMOS或非门的门限电压 $V_{\rm A} = V_{\rm B} = V_{\rm out} = V_{\rm th}$\\
此时两个NMOS管 $\rm M_1,M_2$ 以及靠近输出端的PMOS管 $\rm M_4$ 由于$V_{\rm GS} = V_{\rm DS}$ 均处于饱和区\\
由于 $V_{\rm SG3} > V_{\rm SG4}$ ，且 $I_{\rm D3} = I_{\rm D4}$ ，$\rm M_3$ 不可能与 $\rm M_4$ 共同处于饱和区，
故 $\rm M_3$ 处于线性区

由NMOS与PMOS的电流方程分别得到：
\begin{align*}
    &V_{\rm th} = V_{\rm T0,n} + \sqrt{\frac{I_{\rm D}}{k_n}} \\
    &V_{\rm DD} - V_{\rm th} - |V_{\rm T0,p}| = 2\sqrt{\frac{I_{\rm D}}{k_{\rm p}}}
\end{align*}
解得：
$$
V_{\rm th} = \frac{V_{\rm T0,n}+ \frac{1}{2} \sqrt{k_p/k_n}\big(V_{\rm DD} - |V_{\rm T0,p}|\big)}{1+\frac{1}{2} \sqrt{k_p/k_n}}
$$
CMOS或非门的$V_{\rm th}$ 小于CMOS反相器，因为控制 $V_{\rm A} = V_{\rm B}$ 变动时下拉比反相器强，上拉比反相器弱\\
若要使得 $V_{\rm th} = V_{\rm DD} / 2$ 则 $V_{\rm T0,n} = |V_{\rm T0,p}|$ 且 $k_p=4k_n$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS或非门VTC曲线.png}
    \caption{CMOS两输入或非门VTC曲线}
    \label{fig:CMOS两输入或非门VTC曲线}
\end{figure}

如图 \ref{fig:CMOS两输入或非门VTC曲线} 所示VTC曲线上B曲线较A偏左，因为$\rm M_4$体效应使$|V_{\rm T4}|$增大，使B曲线的上拉能力比A弱\\
AB同时变化的VTC曲线下拉能力最强，上拉能力最弱，因此处于最左端

\subsubsection{瞬态特性}

离输出端近的输入端延时小

\subsection{CMOS与非门}

CMOS两输入与非门如图 \ref{fig:CMOS两输入与非门及其反相器等效电路} 所示\\
与或非门相似可得输入两输入信号的短接时的开关门限电压
$$
V_{\rm th} = \frac{V_{\rm T,0} + 2\sqrt{k_{\rm p}/k_{\rm n} \big(V_{\rm DD} - V_{\rm T0,p})}}{1+2\sqrt{k_p/k_n}} 
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.65\textwidth]{figures/CMOS与非门.png}
    \caption{CMOS两输入与非门及其反相器等效电路}
    \label{fig:CMOS两输入与非门及其反相器等效电路}
\end{figure}

如图 \ref{fig:CMOS两输入与非门VTC曲线} 所示VTC曲线上B曲线较A偏右，因为体效应使阈值电压增大，使B曲线的下拉能力比A弱\\
AB同时变化的VTC曲线上拉能力最强，下拉能力最弱，因此处于最右端

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS两输入与非门VTC曲线.png}
    \caption{CMOS两输入与非门VTC曲线}
    \label{fig:CMOS两输入与非门VTC曲线}
\end{figure}

瞬态特性：离输出端近的输入端延迟小

\subsection{CMOS逻辑门总结}

\subsubsection{驱动能力}

相同驱动能力的三种基本逻辑门晶体管相对尺寸如图 \ref{fig:相同驱动能力的逻辑门尺寸} 所示\\
注意：上拉与下拉网络的驱动能力应各自以最坏情况比较\\
可见：相同驱动能力下NAND比NOR面积更小，在逻辑设计中更倾向于使用NAND

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.8\textwidth]{figures/CMOS逻辑门驱动能力比较.png}
    \caption{相同驱动能力的逻辑门尺寸}
    \label{fig:相同驱动能力的逻辑门尺寸}
\end{figure}

\subsubsection{版图设计}
CMOS基本逻辑门的版图如图 \ref{fig:CMOS基本逻辑门版图} 所示，注意其中的晶体管串并联画法

\begin{figure}[htpb]
    \centering
    \begin{subfigure}[t]{0.4\textwidth}
        \centering
        \includegraphics[width=\textwidth]{figures/CMOS两输入与非门版图.png}
        \caption{CMOS两输入与非门版图}
        \label{fig:CMOS两输入与非门版图}
    \end{subfigure}
    \qquad
    \begin{subfigure}[t]{0.4\textwidth}
        \centering
        \includegraphics[width=\textwidth]{figures/CMOS两输入或非门版图.png}
        \caption{CMOS两输入或非门版图}
        \label{fig:CMOS两输入或非门版图}
    \end{subfigure}
    \caption{CMOS基本逻辑门版图}
    \label{fig:CMOS基本逻辑门版图}
\end{figure}

\subsubsection{标准单元}
标准单元是一系列设计好的\emph{等高不等宽}的通用逻辑电路，可用于逻辑综合出门电路

标准单元可横向密布为一行\\
早期由于缺乏多层互联，需在留出布线通道，使得两行标准单元之间不能紧贴\\
后期多层互联资源丰富，无需留出布线通道，相邻两行标准单元之间可以紧贴（GND与VDD镜像）


\subsection{复杂逻辑电路}

\subsubsection{复杂逻辑门电路}

对于NMOS下拉网络，按照如下规则设计复杂逻辑门
\begin{enum}
    \item “或”运算用并联驱动管实现
    \item “与”运算用串联驱动管实现
    \item “非”运算是由下拉网络的特性附加的
\end{enum}

例如逻辑函数 $Z= \overline{A(D+E)+BC}$ 可用伪NMOS逻辑实现为如图 \ref{fig:伪NMOS复杂逻辑门举例} 所示电路\\
对此类复杂逻辑门，设计需要保证在最坏情况下电路仍能正常工作\\
仅A-D导通、仅A-E导通、仅B-C导通为三种最坏情况，此时的$V_{\rm OL}$ 必须足够小

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/复杂逻辑门举例}
    \caption{伪NMOS复杂逻辑门举例}
    \label{fig:伪NMOS复杂逻辑门举例}
\end{figure}

若要将图 \ref{fig:伪NMOS复杂逻辑门举例} 所示电路改为CMOS逻辑门，需加对偶的PMOS上拉网络，按如图 \ref{fig:求对偶电路} 所示方法进行
\begin{enum}
    \item 每个驱动管用一条边线表示，其上字母代表连接栅极的输入信号
    \item 每个电路结点对应图上一个结点
    \item 图中每个闭合区域产生一个新结点
    \item 相邻的新结点用新边线连接，每个新边线与一个旧边线相交，栅极连接的输入也与之相同
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/对偶图举例.png}
    \caption{求对偶电路}
    \label{fig:求对偶电路}
\end{figure}

最终可得复杂CMOS逻辑门电路如图 \ref{fig:复杂CMOS逻辑门举例} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/复杂CMOS逻辑门举例.png}
    \caption{复杂CMOS逻辑门举例}
    \label{fig:复杂CMOS逻辑门举例}
\end{figure}

\subsubsection{复杂逻辑门版图}
版图上相邻的两个晶体管若不直接连接，必须中断扩散区并增加场氧区做间隔，使版图面积增大，互连线更复杂\\
使电路上相连的晶体管相邻可减少扩散中断、简化互连线\\
通过改变输入信号多晶硅竖列的排序可使扩散中断减小，这可利用欧拉路径的概念实现

欧拉路径：对通过图中所有边一次且仅一次的路径\\
对于如图 \ref{fig:复杂逻辑门寻找欧拉路径} 所示的CMOS逻辑门拓扑图，可找到上拉和下拉网络的共同欧拉路径E-D-A-B-C

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/复杂逻辑门寻找欧拉路径.png}
    \caption{复杂逻辑门寻找欧拉路径}
    \label{fig:复杂逻辑门寻找欧拉路径}
\end{figure}

复杂逻辑门版图的第一种设计如图 \ref{fig:复杂逻辑门版图（一）} 所示，其中有大量的扩散中断区，版图面积大\\
按照欧拉路径得到的版图设计如图 \ref{fig:复杂逻辑门版图（二）} 所示，版图紧凑，互联简单，寄生电容小

\begin{figure}[htpb]
    \centering
    \begin{subfigure}[t]{\textwidth}
        \centering
        \includegraphics[width=0.6\textwidth]{figures/复杂逻辑门版图1.png}
        \caption{复杂逻辑门版图（一）}
        \label{fig:复杂逻辑门版图（一）}
    \end{subfigure}
    \begin{subfigure}[t]{\textwidth}
        \centering
        \includegraphics[width=0.48\textwidth]{figures/复杂逻辑门版图2.png}
        \caption{复杂逻辑门版图（二）}
        \label{fig:复杂逻辑门版图（二）}
    \end{subfigure}
    \caption{复杂逻辑门版图}
    \label{fig:复杂逻辑门版图}
\end{figure}

\subsection{扇入扇出与延时}

扇出与延时的关系如下
$$
\tau_{\rm p} = \tau_0 \left(1+\frac{C_{\rm ext}}{C_{\rm d}}\right) 
= RC_{\rm d} \left(1+\frac{C_{\rm ext}}{C_{\rm d}}\right)
= \tau_0 + RC_{\rm ext}
= \tau_0 + RC_{\rm in} \frac{C_{\rm ext}}{C_{\rm in}}
$$
其中 $C_{\rm ext} / C_{\rm in}$ 即为扇出，$R C_{\rm in}$ 称为逻辑努力\\
可见，$t_{\rm p}$ 随扇出线性增长，比例系数为逻辑努力 $RC_{\rm in}$

\begin{quote}
    其中 $R$ 基本可视为常数，逻辑努力的相对值取决于 $C_{\rm in}$
\end{quote}

逻辑门的扇入即为其输入端个数\\
扇入可通过影响逻辑门内部RC网络参数来改变逻辑门延时\\
对于NAND逻辑门，其延时与扇入的关系如图 \ref{fig:延时与扇入的关系} 所示，$t_{\rm p}$ 随扇入二次方增加

\begin{quote}
    通常CMOS逻辑门的扇入不大于4    
\end{quote}

%\begin{figure}[htpb]
%    \centering
%    \caption{NAND4内部RC网络}
%    \label{fig:NAND4内部RC网络}
%\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.36\textwidth]{figures/NAND4内部RC网络.png}
    \qquad
    \includegraphics[width=0.5\textwidth]{figures/延时与扇入的关系.png}
    \caption{延时与扇入的关系}
    \label{fig:延时与扇入的关系}
\end{figure}

总结延时与扇入扇出的关系：
\begin{enum}
    \item 延时时间随扇入个数增加而二次方增加
    \item 延时时间随扇出个数增加而线性增加，线性系数为逻辑努力 $RC_{\rm in}$
\end{enum}

\subsection{CMOS传输门}
CMOS传输门由一个NMOS与一个PMOS并联而成，并给两个晶体管的栅极提供一对互补信号\\
则CMOS传输门成为由信号C控制的A,B之间的双向开关

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/CMOS传输门的结构与符号.png}
    \caption{CMOS传输门的结构与电路符号}
    \label{fig:CMOS传输门的结构与电路符号}
\end{figure}

CMOS传输门传输高电平的过程如图 \ref{fig:CMOS传输门的高电平传输过程} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/CMOS传输门的高电平传输过程.png}
    \caption{CMOS传输门的高电平传输过程}
    \label{fig:CMOS传输门的高电平传输过程}
\end{figure}

CMOS传输门在传输高低电平时的等效电阻如图 \ref{fig:CMOS传输门在电平传输过程中的等效电阻} 所示\\
在输出结点电平变化的过程中，CMOS传输门的导通电阻几乎不变

\begin{figure}[H]
    \centering
    \includegraphics[width=0.35\textwidth]{figures/CMOS传输门高电平传输过程的等效电阻.png}
    \qquad
    \includegraphics[width=0.34\textwidth]{figures/CMOS传输门低电平传输过程的等效电阻.png}
    \caption{CMOS传输门在电平传输过程中的等效电阻}
    \label{fig:CMOS传输门在电平传输过程中的等效电阻}
\end{figure}

CMOS传输门实现MUX，如图 \ref{fig:CMOS传输门实现MUX} 所示\\
CMOS传输门实现异或门，如图 \ref{fig:CMOS传输门8晶体管异或},\ref{fig:CMOS传输门6晶体管异或} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/CMOS传输门实现MUX.png}
    \caption{CMOS传输门实现MUX}
    \label{fig:CMOS传输门实现MUX}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS传输门8晶体管异或.png}
    \caption{CMOS传输门8晶体管异或}
    \label{fig:CMOS传输门8晶体管异或}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/CMOS传输门6晶体管异或.png}
    \caption{CMOS传输门6晶体管异或}
    \label{fig:CMOS传输门6晶体管异或}
\end{figure}

CMOS传输门实现一般逻辑表达式，每一对CMOS传输门实现一个逻辑变量的功能，如图 \ref{fig:CMOS传输门实现一般逻辑表达式} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/CMOS传输门一般逻辑.png}
    \caption{CMOS传输门实现一般逻辑表达式}
    \label{fig:CMOS传输门实现一般逻辑表达式}
\end{figure}

\begin{quote}
    为节约版图面积，可将所有CMOS传输门中的PMOS管置于同一个n阱内
\end{quote}

\section{CMOS时序逻辑电路}

\subsection{双稳态电路}
双稳态元件的结构与静态特性如图 \ref{fig:双稳态元件的静态特性} 所示，其具有两个稳态与一个非稳定状态\\
在稳定状态，反相器1输入端的扰动对其输出端影响不大，从而反相器2的输入端受扰动很小，电路状态不变\\
非稳定状态，两反相器的输出对各自的输入端扰动都很敏感，只要一个反相器输入端受扰动，电路即进入一个稳定态

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/双稳态元件.png}
    \caption{双稳态元件的静态特性}
    \label{fig:双稳态元件的静态特性}
\end{figure}

双稳态元件的电路与相平面图如图 \ref{fig:双稳态元件的电路与相平面图} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.3\textwidth]{figures/双稳态元件晶体管电路.png}
    \qquad
    \includegraphics[width=0.31\textwidth]{figures/双稳态电路的相平面图.png}
    \caption{双稳态元件的电路与相平面图}
    \label{fig:双稳态元件的电路与相平面图}
\end{figure}

改变双稳态电路的状态：
\begin{enum}
    \item 使用驱动能力更强的电路
    \item 断开反馈回路
\end{enum}

\subsection{SR锁存电路}
SR锁存器门电路与逻辑功能如图 \ref{fig:SR锁存器门电路与逻辑功能} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/SR锁存器门电路与逻辑功能.png}
    \caption{SR锁存器门电路与逻辑功能}
    \label{fig:SR锁存器门电路与逻辑功能}
\end{figure}

SR锁存器的晶体管级电路如图 \ref{fig:SR锁存器晶体管级电路} 所示\\
当$S=R=0$时转化为反相器双稳态电路\\
输出端的集总电容为：
$$
\begin{aligned}
    C_Q &= C_{\rm g2} + C_{\rm g5} + C_{\rm db3} + C_{\rm db4} + C_{\rm db7} \\
    C_{\bar Q} &= C_{\rm g3} + C_{\rm g7} + C_{\rm db1} + C_{\rm db2} + C_{\rm db5} \\
\end{aligned}
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/SR锁存器晶体管级电路.png}
    \caption{SR锁存器晶体管级电路}
    \label{fig:SR锁存器晶体管级电路}
\end{figure}

在计算SR锁存器延时时，可近似认为一个NOR2行动结束后另一个才开始，从而对于置位过程
$$
\tau_{\rm rise,Q}(\text{SR}) = \tau_{\rm fall,\bar Q} (\text{NOR2}) + \tau_{\rm rise,Q} (\text{NOR2})
$$
这样估算的延时较实际值大

用NAND门可制造低有效的SR锁存器，如图 \ref{fig:SR锁存器NAND门级电路} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/SR锁存器NAND门级电路.png}
    \caption{SR锁存器NAND门级电路}
    \label{fig:SR锁存器NAND门级电路}
\end{figure}

\subsection{钟控锁存器与触发器}

\subsubsection{钟控SR锁存器}

钟控SR锁存器的两种门级电路如图 \ref{fig:SR钟控锁存器门级电路} 所示\\
在 $\rm CK=1$ 时与一般的高有效SR锁存器相同，在 $\rm CK=0$ 时输出不变

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.35\textwidth]{figures/NOR-SR钟控锁存器门级电路.png}
    \qquad
    \includegraphics[width=0.35\textwidth]{figures/NAND-SR锁存器门级电路.png}
    \caption{钟控SR锁存器门级电路}
    \label{fig:SR钟控锁存器门级电路}
\end{figure}

用AOI21门实现的钟控SR锁存器晶体管级电路如图 \ref{fig:NOR-SR钟控锁存器门级电路} 所示，共需要$2\times (2\times 3)=12$ 个晶体管\\
若用两级NAND2门实现同样的电路，则需要 $4\times 4 = 16$ 个晶体管

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/NOR-SR钟控锁存器.png}
    \caption{AOI21-SR钟控锁存器门级电路}
    \label{fig:NOR-SR钟控锁存器门级电路}
\end{figure}

\subsubsection{钟控JK锁存器}

钟控JK锁存器如图 \ref{fig:钟控JK锁存器门级电路} 所示
\begin{enum}
    \item 在 $\rm Q=1$ 时 $\rm J$ 输入无作用，在 $\rm K=1$ 时置零，在 $\rm K=0$ 时保持
    \item 在 $\rm Q=0$ 时 $\rm K$ 输入无作用，在 $\rm J=1$ 时置一，在 $\rm J=0$ 时保持
    \item 综合以上两点，在 $\rm J=K=1$ 时 $\rm Q$ 高低振荡
\end{enum}

在时钟有效期内，JK锁存器存在振荡的可能\\
为防止振荡，时钟有效期必须比一个传播延时短，但这很难实现，称为时序限制问题

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.35\textwidth]{figures/钟控JK锁存器门级电路.png}
    \qquad
    \includegraphics[width=0.35\textwidth]{figures/钟控JK锁存器门级电路AOI31.png}
    \caption{钟控JK锁存器门级电路}
    \label{fig:钟控JK锁存器门级电路}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.8\textwidth]{figures/JK锁存器真值表.png}
    \caption{钟控JK锁存器真值表}
    \label{fig:钟控JK锁存器真值表}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/钟控JK锁存器晶体管级电路AOI31.png}
    \caption{AOI31钟控JK锁存器晶体管级电路}
    \label{fig:钟控JK锁存器晶体管级电路AOI31}
\end{figure}

\subsection{主从式触发器}

钟控触发器存在振荡问题，采用两个触发器级联构成的主从式触发器可消除振荡现象\\
两个锁存器的 CK 端连接反相的时钟信号，在任意时刻有且只有一个锁存器有效，从而输入无法使输出振荡

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/主从JK触发器门级电路.png}
    \caption{主从JK触发器门级电路}
    \label{fig:主从JK触发器门级电路}
\end{figure}

主从式JK触发器门级电路如图 \ref{fig:主从JK触发器门级电路} 所示，其触发方式为脉冲触发\\
在 $\rm CK$ 有效时若输入有毛刺，将可能会在下一个相位期中对输出产生影响\\
若要抵抗输入信号毛刺，可采用边沿触发的触发器

\subsection{D锁存器与边沿触发器}

基本的D锁存器如图 \ref{fig:基础D锁存器门级电路} 所示，使用AOI31与反相器实现需要14个晶体管
\begin{enum}
    \item 当 $\rm CK=1$ 时 Q 跟随D
    \item 当 $\rm CK=0$ 时 Q 保持不变
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/基础D锁存器门级电路.png}
    \caption{基础D锁存器门级电路}
    \label{fig:基础D锁存器门级电路}
\end{figure}

使用CMOS传输门可得到更简洁的D锁存器结构如图 \ref{fig:用CMOS传输门实现的D锁存器} 所示，共需8个晶体管\\
简化电路如图 \ref{fig:用CMOS传输门实现的D锁存器分析} 所示，它利用双稳态电路储存信息，通过断开反馈回路来写入信息
\begin{enum}
    \item $\rm CK=1$ 时为缓冲器电路，Q 跟随 D 
    \item $\rm CK=0$ 时为双稳态电路，Q 维持原来的状态
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/D锁存器电路CMOS传输门.png}
    \caption{用CMOS传输门实现的D锁存器}
    \label{fig:用CMOS传输门实现的D锁存器}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.8\textwidth]{figures/CMOS传输门D锁存器分析.png}
    \caption{用CMOS传输门实现的D锁存器分析}
    \label{fig:用CMOS传输门实现的D锁存器分析}
\end{figure}

D 锁存器要正常工作必须满足如下时间参数要求，否则可能同步失败，使输出结果无法保证正确\\
注意：对于一个高态工作的锁存器，其 $t_{\rm setup}$ 与 $t_{\rm hold}$ 相对下降沿而言，$t_{\rm c2Q}$ 相对上升沿而言
\begin{enum}
\item 建立时间 $t_{\rm setup}$：输入信号 D 在时钟跳变沿之前，所需要保持稳定不变的最小时间
\item 保持时间 $t_{\rm hold }$：输入信号 D 在时钟跳变沿之后，所需要保持稳定不变的最小时间
\item 输出延时 $t_{\rm c2Q}$：从时钟跳变沿到输出信号 Q 稳定的时间
\end{enum}

CMOS反相器与传输门可合并为三态反相器，其优势在于省去了两者间的接触孔与互连线\\
用三态反相器实现的D锁存器如图 \ref{fig:用三态反相器实现的D锁存器} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/D锁存器电路三台反相器.png}
    \caption{用三态反相器实现的D锁存器}
    \label{fig:用三态反相器实现的D锁存器}
\end{figure}

边沿触发的D触发器电路如图 \ref{fig:边沿触发的D触发器} 所示，在时钟上升沿将输入D传递到输出$\rm Q_s$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/D触发器.png}
    \caption{边沿触发的D触发器}
    \label{fig:边沿触发的D触发器}
\end{figure}

D触发器的时序要求均相对于时钟触发沿而言，如图 \ref{fig:D触发器的时序要求分析} 所示 
\begin{enum}
\item 建立时间 $t_{\rm setup}$：在触发沿来临之前必须使master锁存器就绪，否则其双稳态闭环时将发生电平冲突与竞争
\item 保持时间 $t_{\rm hold}$：对于图 \ref{fig:D触发器的时序要求分析} 所示的D触发器电路，时钟上升沿来临后TG1即截止，$t_{\rm hold}=0$
\item 输出延时 $t_{\rm c2q}$ ：TG3导通时，数据穿过slave锁存器的延时
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/D触发器的时序要求分析.png}
    \caption{D触发器的时序要求分析}
    \label{fig:D触发器的时序要求分析}
\end{figure}

$\rm C^2MOS$ 主从D触发器电路如图 \ref{fig:C2MOS主从D触发器} 所示

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/C2MOS主从D触发器.pdf}
    \caption{$\rm C^2MOS$ 主从D触发器}
    \label{fig:C2MOS主从D触发器}
\end{figure}

建立时间与的确定有两种方式，如图 \ref{fig:建立时间与保持时间的确定} 所示
\begin{enum}
\item 取 $t_{\rm DQ}$ 最小的时间为 $t_{\rm setup}$
\item 取 $t_{\rm CQ}$ 增大$5\%$的时间为 $t_{\rm setup}$
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.5\textwidth]{figures/建立时间与保持时间的确定.png}
    \caption{建立时间与保持时间的确定}
    \label{fig:建立时间与保持时间的确定}
\end{figure}

几种实际的触发器电路如图 \ref{fig:可异步低有效复位的D触发器}, \ref{fig:可异步低有效置位的D触发器},
\ref{fig:可同步使能的D触发器}, \ref{fig:可同步使能同步复位的D触发器} 所示
\begin{enum}
    \item 异步置位/复位：将两锁存器的双稳态环路中前向反相器更换为与非/或非
    \item 同步置位/复位：在输入端串联与非/或非，使得置位/复位端有效时固定输入1/0
    \item 同步使能：在输入端增加多路复用器，不使能时使输入=输出 
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/可异步低有效复位的D触发器.png}
    \caption{可异步低有效复位的D触发器}
    \label{fig:可异步低有效复位的D触发器}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/可异步低有效置位的D触发器.png}
    \caption{可异步低有效置位的D触发器}
    \label{fig:可异步低有效置位的D触发器}
\end{figure}

\begin{figure}[H]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/可同步使能的D触发器.png}
    \caption{可同步使能的D触发器}
    \label{fig:可同步使能的D触发器}
\end{figure}

\begin{figure}[H]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/可同步使能同步复位的D触发器.png}
    \caption{可同步使能同步复位的D触发器}
    \label{fig:可同步使能同步复位的D触发器}
\end{figure}

\subsection{时序电路的时序要求}

两大类延时
\begin{enum}
\item 污染延时$t_{\rm c}$：使得输出开始变化的延时
\item 传输延时$t_{\rm p}$：使得输出稳定的延时
\end{enum}

触发器电路容许的最大延时如图 \ref{fig:触发器电路最大延时} 所示\\
若触发器的传输延时为$t_{\rm pcq}$，建立时间为 $t_{\rm setup}$，组合逻辑的污染延时为 $t_{\rm pd}$，则：
$$
t_{\rm pcq} + t_{\rm pd} + t_{\rm setup} < T
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/触发器电路最大延时.png}
    \caption{触发器电路的最大延时}
    \label{fig:触发器电路最大延时}
\end{figure}

触发器电路容许的最小延时如图 \ref{fig:触发器电路的最小延时} 所示 \\
若触发器的污染延时为 $t_{\rm ccq}$，保持时间为 $t_{\rm hold}$，组合逻辑的污染延时为 $t_{\rm cd}$，则：
$$
t_{\rm ccq} + t_{\rm cd} > t_{\rm hold}
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.55\textwidth]{figures/触发器电路的最小延时.png}
    \caption{触发器电路的最小延时}
    \label{fig:触发器电路的最小延时}
\end{figure}

两相锁存器电路容许的最大延时如图 \ref{fig:两相锁存器电路的最大延时} 所示 \\
若锁存器从数据输入到输出的传输延时为 $t_{\rm pdq}$，组合逻辑的传输延时为 $t_{\rm pd}$，则： 
$$
(t_{\rm pdq1} + t_{\rm pd1}) + (t_{\rm pdq2} + t_{\rm pd2}) < T
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.55\textwidth]{figures/两相锁存器电路的最大延时.png}
    \caption{两相锁存器电路的最大延时}
    \label{fig:两相锁存器电路的最大延时}
\end{figure}

两相锁存器电路容许的最小延时如图 \ref{fig:两相锁存器电路的最小延时} 所示 \\
若两时钟信号的不交叠时间为 $t_{\rm nonoverlap}$，锁存器与组合逻辑的污染延时分别为 $t_{\rm ccq}, t_{\rm cd}$，则： 
$$
t_{\rm nonoverlap} + t_{\rm ccq} + t_{\rm cd} < t_{\rm hold}
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/两相锁存器电路的最小延时.png}
    \caption{两相锁存器电路的最小延时}
    \label{fig:两相锁存器电路的最小延时}
\end{figure}

\subsubsection{锁存器电路时间借用}
触发器有严格的数据采集时钟沿，每个环节的时序要求时严格确定的，不能借用时间\\
锁存器转为透明状态时本级的组合逻辑开始工作，这时上一级锁存器已经锁定，期望上一级组合逻辑输出稳定\\
但若上一级组合逻辑运算仍未完成，可以容许其拖延到本级锁存器下降沿来临前 $t_{\rm setup}$ 时刻，
如图 \ref{fig:锁存器电路的时间借用} 所示
\begin{enum}
    \item 每一级都可以向下一级借用时间
    \item 若两级成环，则第二级不能再借用时间，两者总计必须在一个时钟周期内完成
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/锁存器电路的时间借用.png}
    \caption{锁存器电路的时间借用}
    \label{fig:锁存器电路的时间借用}
\end{figure}

锁存器电路一级可以借用的最大时间为：
$$
t_{\rm borrow} < \frac{T}{2} - (t_{\rm setup} + t_{\rm nonoverlap})
$$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/锁存器电路的最大借用时间.png}
    \caption{锁存器电路的最大借用时间}
    \label{fig:锁存器电路的最大借用时间}
\end{figure}

\subsubsection{时钟偏斜skew}

时钟信号的到达时间具有不确定性\\
两个时钟信号、或同一时钟信号到达两不同器件的时间差可能比预设值偏离 $t_{\rm skew}$
\begin{enum}
\item 使触发器电路可容许的最大延时减小 $t_{\rm skew}$
\item 使触发器电路可容许的最小延时增大 $t_{\rm skew}$
\item 使锁存器电路可容许的最小延时增大 $t_{\rm skew}$
\item 使锁存器电路可借用的最大时间减小 $t_{\rm skew}$
\item 锁存器电路可容许的最大延时不变，因为约束两级锁存器最大延时的是同一时钟信号的周期 $T$
\end{enum}

\subsection{时钟网络的能耗与节能措施}

与时钟相关的能耗包括时钟网络功耗、触发器或寄存器功耗两部分

时钟网络的能耗包括：
\begin{enum}
    \item 动态功耗 $fCV^2$，其中电容包括线电容、中继器电容、负载电容 
    \item 静态功耗 $V_{\rm DD} \cdot I_{\rm leak}$
\end{enum}

单个触发器能耗包括：
\begin{enum}
    \item 动态功耗 $fCV^2$，其中电容包括内部结点电容、输出结点电容、本地时钟缓冲器电容，并各乘以其翻转概率
    \item 静态功耗 $V_{\rm DD}\cdot I_{\rm leak}$，其中漏电流包括触发器自身漏电流、本地时钟缓冲器漏电流
\end{enum}

\subsection{施密特触发器}

图 \ref{fig:施密特触发器} 所示施密特触发器电路的定性分析：
\begin{enum}
\item $V_{\rm out}$ 为高电平时 $\rm M_6$ 将Z点上拉，使$\rm M_4$难以导通，电路下拉能力减弱
\item $V_{\rm out}$ 为低电平时 $\rm M_3$ 将Z点下拉，使$\rm M_2$难以导通，电路上拉能力减弱
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/施密特触发器1.png}
    \caption{施密特触发器}
    \label{fig:施密特触发器}
\end{figure}

图 \ref{fig:另一种施密特触发器} 所示施密特触发器电路的定性分析：
\begin{enum}
\item 第一级输出低电平时 $V_{\rm out}$ 为高电平，第一级电路下拉能力增强，上拉能力相对减弱
\item 第一级输出高电平时 $V_{\rm out}$ 为低电平，第一级电路上拉能力增强，下拉能力相对减弱
\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.4\textwidth]{figures/施密特触发器2.png}
    \caption{另一种施密特触发器}
    \label{fig:另一种施密特触发器}
\end{figure}
\section{动态电路}

静态逻辑门：逻辑电平都是稳定的静态工作点，只要$V_{\rm DD}$存在且输入不变，则输出电压会保持不变，无需刷新\\
动态逻辑门：逻辑电平不是稳定的静态工作点，而是由结点上的寄生电容来暂时保持，需要定时刷新

动态逻辑电路的优势：
\begin{enum}
    \item 能够实现带有储存功能的简单时序电路
    \item 整个系统使用同一时钟信号，使各个电路模块工作同步
    \item 实现复杂逻辑功能一般比静态电路面积小
    \item 寄生电容小，动态功耗较小
    \item 动态逻辑电路比静态逻辑电路速度快
\end{enum}

动态逻辑电路的劣势：
\begin{enum}
    \item 抗干扰能力差，噪声容限小
    \item 几乎无法利用EDA工具实现设计自动化
\end{enum}

动态逻辑利用寄生电容来短暂储存电平信息，而不像静态逻辑中采用双稳态电路储存电平信息\\
如图 \ref{fig:动态逻辑D锁存器} 为动态逻辑D锁存器，在传输晶体管 MP 关断时只依靠寄生电容 $C_{x}$ 即可储存输入信号\\
其后两个反相器构成buffer来提供对负载的驱动能力\\
结点 $x$ 的电平由于电荷泄放在不断变化，称为软结点

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.6\textwidth]{figures/动态逻辑D锁存器.png}
    \caption{动态逻辑D锁存器}
    \label{fig:动态逻辑D锁存器}
\end{figure}

\subsection{传输晶体管}

用NMOS传输高电平会损失一个阈值电压 $V_{\rm Tn}$\\
对于如图 \ref{fig:传输晶体管源漏级联} 所示源漏级联的NMOS传输晶体管，其源端电压 $V_{\rm S}$ 限制为：
\begin{align*}
    &V_{\rm S} \le V_{\rm D} & 
    &V_{\rm S} \le V_{\rm G} - V_{\rm Tn}
\end{align*}
因此，源漏级联的NMOS传输晶体管每级的电压损失不会累加，只会损失最大的一个 $V_{\rm Tn}$

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.8\textwidth]{figures/传输晶体管源漏级联.png}
    \caption{传输晶体管源漏级联}
    \label{fig:传输晶体管源漏级联}
\end{figure}

对于如图 \ref{fig:传输晶体管源栅级联} 所示源栅级联的NMOS传输晶体管，每级的损失会累积

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/传输晶体管源栅级联.png}
    \caption{传输晶体管源栅级联}
    \label{fig:传输晶体管源栅级联}
\end{figure}

传输晶体管关断时的泄漏电流
\begin{enum}
    \item 亚阈值电流（源漏之间）
    \item 反偏pn结电流（体端）
\end{enum}

对长沟道器件，亚阈值电流与反偏PN结电流都起作用\\
对短沟道器件，亚阈值电流明显大于反偏PN结电流\\
对超深亚微米器件，栅极上的隧穿效应也会产生泄漏电流

\subsection{同步动态电路技术}

\begin{quote}
    时序逻辑开销：触发器电路 $t_{\rm pc2q} + t_{\rm setup}$，两相Latch电路 $t_{\rm pdq1} + t_{\rm pdq2}$
\end{quote}

同步动态传输晶体管电路结构如图 \ref{fig:同步动态传输晶体管电路} 所示，由两相不交叠时钟 $\phi_1, \phi_2$ 驱动\\
注意 $C$ 必须来自$\phi_1$ 相的输出，$D$ 必须来自 $\phi_2$ 相的输出

%两相Latch电路中每级的电路的任务：
%\begin{enum}
%    \item 当本级传输管关断、后级传输管导通时：给后级提供稳定的输入
%    \item 当本级传输管导通、后级传输管关断时：依据前级的稳定输出运算
%\end{enum}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.7\textwidth]{figures/多级同步传输晶体管逻辑.png}
    \caption{同步动态传输晶体管电路}
    \label{fig:同步动态传输晶体管电路}
\end{figure}

两相时钟动态逻辑反相移位寄存器电路如图 \ref{fig:两相时钟动态逻辑反相移位寄存器} 所示，
其工作流程如图 \ref{fig:两相时钟动态移位寄存器工作流程} 所示\\
对于每个信号，在向后级扩展的同时，其前级被新信号覆盖

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.8\textwidth]{figures/两相时钟动态逻辑反相移位器.png}
    \caption{两相时钟动态逻辑反相移位寄存器}
    \label{fig:两相时钟动态逻辑反相移位寄存器}
\end{figure}

\begin{figure}[htpb]
    \centering
    \includegraphics[width=0.2\textwidth]{figures/两相时钟动态移位寄存器工作流程.pdf}
    \caption{两相时钟动态移位寄存器工作流程}
    \label{fig:两相时钟动态移位寄存器工作流程}
\end{figure}

\section{半导体储存器}

半导体储存器的分类
\begin{enum}
    \item 易失性储存器（Volatile）：SRAM、DRAM
    \item 非易失性储存器（Nonvolatile）：掩膜编程ROM、可编程PROM（EPROM、E2PROM、Flash）
\end{enum}
